JPS6161450A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6161450A JPS6161450A JP18259184A JP18259184A JPS6161450A JP S6161450 A JPS6161450 A JP S6161450A JP 18259184 A JP18259184 A JP 18259184A JP 18259184 A JP18259184 A JP 18259184A JP S6161450 A JPS6161450 A JP S6161450A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、同一配線上に異なる抵抗値の配線部を形成
するようにした半導体素子の製造方法に関する。
するようにした半導体素子の製造方法に関する。
（従来の技術）
従来、たとえば、ｌ５ＳＣＣ，ＤＩＧＥＳＴ、０ＦＴＥ
ＣＨＮＩＣＡＬ ＰＡＰＥＲ８Ｐ２１６ Ｆｅｂ２
３ 。
ＣＨＮＩＣＡＬ ＰＡＰＥＲ８Ｐ２１６ Ｆｅｂ２
３ 。
１９８４にはスタティック型ＲＡＭの製造工程を単純化
する九めに、４トランジスタ、２抵抗単一多結晶シリコ
ンメモリセルが開発されたことに言及している。このス
タティック型ＲＡＭメモリセルの一方式として、高抵抗
型メモリセルが提案され、その構造は第４図に示すよう
に構成さ九ている。
する九めに、４トランジスタ、２抵抗単一多結晶シリコ
ンメモリセルが開発されたことに言及している。このス
タティック型ＲＡＭメモリセルの一方式として、高抵抗
型メモリセルが提案され、その構造は第４図に示すよう
に構成さ九ている。
この第４図において、１は半導体基板であり、その上に
絶縁膜２を形成するとともに、ソース・ドレインＪ！を
形成し、電極ＣＩが接続されている。
絶縁膜２を形成するとともに、ソース・ドレインＪ！を
形成し、電極ＣＩが接続されている。
また、絶縁膜２上に低抵抗の配線部Ｒ１％高抵抗の配線
部Ｒ′Ｘを形成している。これらの配線部Ｒ１、現は多
結晶シリコン層によるもので、高抵抗の配線部Ｒ：は１
０〜１００ＧΩ／口程度の高抵抗であシ、配線部Ｒ１は
５０〜１５０Ω／口程度の低抵抗値を有するようにして
おシ、実用化されている。
部Ｒ′Ｘを形成している。これらの配線部Ｒ１、現は多
結晶シリコン層によるもので、高抵抗の配線部Ｒ：は１
０〜１００ＧΩ／口程度の高抵抗であシ、配線部Ｒ１は
５０〜１５０Ω／口程度の低抵抗値を有するようにして
おシ、実用化されている。
しかしながら、近年高密度、大容量化になってきたスタ
ティック型メモリにおいては、配線部ＲｒＲ１およびゲ
ートＧｔでの抵抗と容量によるＲＣ遅延が問題となって
お９、その対策として、高抵抗部分を持つ多結晶シリコ
ン層の配線部Ｒ’ｒ以外に新たに別の抵抗の低い２０〜
３０Ω／口の多結晶シリコン層のゲートＧｌを形成し、
その低抵抗の多結晶シリコン層のゲートＧｌを用いて配
線およびゲート材料とする多層多結晶シリコン構造が採
用されている。
ティック型メモリにおいては、配線部ＲｒＲ１およびゲ
ートＧｔでの抵抗と容量によるＲＣ遅延が問題となって
お９、その対策として、高抵抗部分を持つ多結晶シリコ
ン層の配線部Ｒ’ｒ以外に新たに別の抵抗の低い２０〜
３０Ω／口の多結晶シリコン層のゲートＧｌを形成し、
その低抵抗の多結晶シリコン層のゲートＧｌを用いて配
線およびゲート材料とする多層多結晶シリコン構造が採
用されている。
（発明が解決しようとする問題点）
この構造では、多結晶シリコン層が１層以上増すために
、プロセスが複雑になシ、また、段差部が多くなシ、プ
ロセス歩留シが悪くなるという欠点があった。
、プロセスが複雑になシ、また、段差部が多くなシ、プ
ロセス歩留シが悪くなるという欠点があった。
（問題点を解決するための手段〕
この発明は、半導体基板上の？３Ｒ＠上に２゜Ω／□〜
１００ＧΩ／□程度の抵抗値を有する多結晶シリコン膜
を形成する工程と、多結晶シリコン膜上に低抵抗値の高
融点金属を選択的に堆積させる工程と、多結晶シリコン
膜による高抵抗配線部分と多結晶シリコン膜上の高融点
金ハによる抵抗配線部分とを同一配線層内でツヤターニ
ングする工程とよシなるものである。
１００ＧΩ／□程度の抵抗値を有する多結晶シリコン膜
を形成する工程と、多結晶シリコン膜上に低抵抗値の高
融点金属を選択的に堆積させる工程と、多結晶シリコン
膜による高抵抗配線部分と多結晶シリコン膜上の高融点
金ハによる抵抗配線部分とを同一配線層内でツヤターニ
ングする工程とよシなるものである。
（作用）
この発明によれば、半導体基板上に形成した絶縁膜上に
２０Ω／□〜１００ＧΩ／□程度の抵抗値を有する多結
晶シリコン膜を形成し、この多結晶シリコン膜上に低抵
抗値の高融点金属？選択的に堆積させ、多結晶シリコン
膜による高抵抗配線部分と高融点金属による低抵抗配線
部分とを同一配線層内で／４’ターニングするため、２
種類の抵抗値の違う材質を同一層として形成して異なっ
た配線抵抗部を独立ｒ（もたせることができる。
２０Ω／□〜１００ＧΩ／□程度の抵抗値を有する多結
晶シリコン膜を形成し、この多結晶シリコン膜上に低抵
抗値の高融点金属？選択的に堆積させ、多結晶シリコン
膜による高抵抗配線部分と高融点金属による低抵抗配線
部分とを同一配線層内で／４’ターニングするため、２
種類の抵抗値の違う材質を同一層として形成して異なっ
た配線抵抗部を独立ｒ（もたせることができる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（Ａ）〜第１図（Ｆ）
はその一実施例の工程説明図である。
て図面に基づき説明する。第１図（Ａ）〜第１図（Ｆ）
はその一実施例の工程説明図である。
まず、第１図（Ａ） Ｋ示すように、半導体基板ＩＫ絶
縁膜２を１００〜５００大程形成し、その上に多結晶シ
リコン＠３を１５００〜４０００Ａ程化学気相成長させ
、高抵抗配線部分が希望する抵抗値になるように不純物
を拡散する（場合によってμ不純物を拡散しない〕。そ
の後、シリコン酸化膜またにシリコン窒化膜４（たとえ
ば５ｉＣｈ 。
縁膜２を１００〜５００大程形成し、その上に多結晶シ
リコン＠３を１５００〜４０００Ａ程化学気相成長させ
、高抵抗配線部分が希望する抵抗値になるように不純物
を拡散する（場合によってμ不純物を拡散しない〕。そ
の後、シリコン酸化膜またにシリコン窒化膜４（たとえ
ば５ｉＣｈ 。
ＰＳＧ 、 ５ｉｓＮ４など）ｔ−３０００〜５０００
Ａ程化学気相成長させる。
Ａ程化学気相成長させる。
次に、第１図（Ｂ）に示すように、シリコン酸化膜また
はシリコン窒化膜４において配線の抵抗を高くする部分
が残るようにレジストでパターニングする。
はシリコン窒化膜４において配線の抵抗を高くする部分
が残るようにレジストでパターニングする。
次に、第１図（Ｃ） Ｋ示すように、フッ酸およびリン
酸に溶けない高融点金属（たとえばＭａ、Ｗ）５を多結
晶シリコン膜３上にだけ選択的に堆積させる。これはＣ
ＶＤ装置を使えば可能な手法であり、たとえば、Ｗの場
合は、２ＷＦ６＋３ｓｉ−＋２ Ｗ＋３８ｉＦｉ と
いう反応が起こる条件でＷを堆積させると、その結果、
Ｗが多結晶シリコン膜３上にだけ形成される。
酸に溶けない高融点金属（たとえばＭａ、Ｗ）５を多結
晶シリコン膜３上にだけ選択的に堆積させる。これはＣ
ＶＤ装置を使えば可能な手法であり、たとえば、Ｗの場
合は、２ＷＦ６＋３ｓｉ−＋２ Ｗ＋３８ｉＦｉ と
いう反応が起こる条件でＷを堆積させると、その結果、
Ｗが多結晶シリコン膜３上にだけ形成される。
次くい第１図（Ｄ）に示すように１シリコン酸化膜また
はシリコン窒化膜４を７ツ酸ｔ−たはリン酸で除去する
。
はシリコン窒化膜４を７ツ酸ｔ−たはリン酸で除去する
。
その後、第１図（Ｅ）に示すように配線を形成するため
にレジスト６を現像し、第１図（、Ｆ）に示すようにパ
ターニングし、高抵抗配線部分Ｒ１２と低抵抗配線部分
Ｒ１ｔを同一配線層内で形成する。
にレジスト６を現像し、第１図（、Ｆ）に示すようにパ
ターニングし、高抵抗配線部分Ｒ１２と低抵抗配線部分
Ｒ１ｔを同一配線層内で形成する。
第２図は上述のこの発明の半導体素子の製造方法で得ら
れた半導体素子の平面図であυ、第３図は第２図のＡ
−Ａ’線の断面図である。この第２図および第３図の両
図において、第１図（Ａ）〜第１図ＣＦ）と同一部分に
は同一符号が付されている。
れた半導体素子の平面図であυ、第３図は第２図のＡ
−Ａ’線の断面図である。この第２図および第３図の両
図において、第１図（Ａ）〜第１図ＣＦ）と同一部分に
は同一符号が付されている。
低抵抗配線部分８口の抵抗値は多結晶シリコン膜３上の
高融点金属５によって支配されるので、１〜５Ω／口の
値を得ることができ、多結晶シリコン膜３に不純物を拡
散させた場合の一〜−〇／ロであシ、ＲＣ遅延対策に極
めて有効である。
高融点金属５によって支配されるので、１〜５Ω／口の
値を得ることができ、多結晶シリコン膜３に不純物を拡
散させた場合の一〜−〇／ロであシ、ＲＣ遅延対策に極
めて有効である。
上記からも明らかなように、同−配＋ｖＪ層内で高抵抗
と低抵抗の配線材質を変えであるので、他方の抵抗にも
う一方の抵抗は影響されないという大きな利点をもつ。
と低抵抗の配線材質を変えであるので、他方の抵抗にも
う一方の抵抗は影響されないという大きな利点をもつ。
つまシ従来の構造では、高抵抗部分を１０〜１００ＧΩ
／口に設定すると、低抵抗部分は約８００／口以下には
できず、それ以下の低抵抗を約３００／口にすると、選
択的に拡散した不純物が高抵抗部分にまで横方向に拡散
されて高抵抗部分の抵抗が急激に落ちていたが、この発
明の構造では、高抵抗配線部分Ｒ１２と低抵抗配線部分
Ｒ１１の抵抗値は各々独立して形成されているので、低
抵抗配線部分Ｒ目では１〜５Ω／口、高抵抗配線部分Ｒ
ｔ２では２０Ω／□〜１００ＧΩ／□程度の抵抗値を持
つ配線を自由に形成できる０ また、この発明によって得られた半導体素子の低抵抗配
線部分から高抵抗配線部分−＼の横方向への不純物のし
み出しを考慮する必要がないため、従来の構造では高抵
抗配線部分の配線長が約８μｍ以上必要であったのに対
し、この発明では１〜２μｍ以上あればよく、回路・ぐ
ターンを小さくできるという利点がある。
／口に設定すると、低抵抗部分は約８００／口以下には
できず、それ以下の低抵抗を約３００／口にすると、選
択的に拡散した不純物が高抵抗部分にまで横方向に拡散
されて高抵抗部分の抵抗が急激に落ちていたが、この発
明の構造では、高抵抗配線部分Ｒ１２と低抵抗配線部分
Ｒ１１の抵抗値は各々独立して形成されているので、低
抵抗配線部分Ｒ目では１〜５Ω／口、高抵抗配線部分Ｒ
ｔ２では２０Ω／□〜１００ＧΩ／□程度の抵抗値を持
つ配線を自由に形成できる０ また、この発明によって得られた半導体素子の低抵抗配
線部分から高抵抗配線部分−＼の横方向への不純物のし
み出しを考慮する必要がないため、従来の構造では高抵
抗配線部分の配線長が約８μｍ以上必要であったのに対
し、この発明では１〜２μｍ以上あればよく、回路・ぐ
ターンを小さくできるという利点がある。
（発明の効果）
以上詳細に説明したように、この発明によれば、半導体
基板上に形成した絶縁膜上に２０Ω／□〜１００ＧΩ／
□程度の抵抗値を有する多結晶シリコン膜を形成し、こ
の多結晶シリコン膜上に低抵抗値の高融点金属を選択的
に堆積させ、多結晶シリコン膜による高抵抗配線部分と
高融点金属による低抵抗配線部分とを同一配線層内で・
母ターニングするようにしたので、種類の抵抗値の異な
る材質を同一層として形成して異なった配線抵抗部を独
立にもたせることができ、両方の配線部分の抵抗値が互
いに影響を受けることがない。
基板上に形成した絶縁膜上に２０Ω／□〜１００ＧΩ／
□程度の抵抗値を有する多結晶シリコン膜を形成し、こ
の多結晶シリコン膜上に低抵抗値の高融点金属を選択的
に堆積させ、多結晶シリコン膜による高抵抗配線部分と
高融点金属による低抵抗配線部分とを同一配線層内で・
母ターニングするようにしたので、種類の抵抗値の異な
る材質を同一層として形成して異なった配線抵抗部を独
立にもたせることができ、両方の配線部分の抵抗値が互
いに影響を受けることがない。
また、低抵抗配線部分から高抵抗配線部分への横方向へ
の不純物のしみ出しを考慮する必要がなく、回路パター
ンの小形化ができる利点を有する。
の不純物のしみ出しを考慮する必要がなく、回路パター
ンの小形化ができる利点を有する。
第１図（Ａ）ないし第１図ＣＦ）はこの発明の半導体素
子の製造方法の一実施例の工程説明図、第２図はこの発
明の半導体素子の製造方法により得られた半導体素子の
平面図、第３図は第２図のＡ −Ａ′線の断面図、第４
図は従来の高抵抗型メモリセルの断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、５・・・高融点金属、Ｒ１１・・・低抵抗
配線部分、Ｒ１２・・・高抵抗配線部分。 第１図 第１図 Ｉ：半導イ本基ネ反 ２：糸色糸振バ興 ３：り総晶シリコン繰 ５：高晶虫崇、金屋
子の製造方法の一実施例の工程説明図、第２図はこの発
明の半導体素子の製造方法により得られた半導体素子の
平面図、第３図は第２図のＡ −Ａ′線の断面図、第４
図は従来の高抵抗型メモリセルの断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、５・・・高融点金属、Ｒ１１・・・低抵抗
配線部分、Ｒ１２・・・高抵抗配線部分。 第１図 第１図 Ｉ：半導イ本基ネ反 ２：糸色糸振バ興 ３：り総晶シリコン繰 ５：高晶虫崇、金屋
Claims (1)
- 半導体基板上の絶縁膜上に２０Ω／□〜１００ＧΩ／
□程度の抵抗値を有する多結晶シリコン膜を形成する工
程と、上記多結晶シリコン膜上に低抵抗値の高融点金属
を選択的に堆積させる工程と、上記多結晶シリコン膜に
よる高抵抗配線部分と上記多結晶シリコン膜上の高融点
金属による低抵抗配線部分とを同一配線層内でパターニ
ングする工程とよりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18259184A JPS6161450A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18259184A JPS6161450A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161450A true JPS6161450A (ja) | 1986-03-29 |
Family
ID=16120962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18259184A Pending JPS6161450A (ja) | 1984-09-03 | 1984-09-03 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161450A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502718A (ja) * | 1985-05-03 | 1987-10-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | ポリサイドプロセス |
| JPS63207164A (ja) * | 1987-02-24 | 1988-08-26 | Nippon Denso Co Ltd | 薄膜抵抗体装置 |
| JP2007183262A (ja) * | 2005-12-29 | 2007-07-19 | Ditest Fahrzeugdiagnose Gmbh | ディーゼルエンジンにおける排気ガス検査方法と排気ガス検査装置 |
-
1984
- 1984-09-03 JP JP18259184A patent/JPS6161450A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502718A (ja) * | 1985-05-03 | 1987-10-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | ポリサイドプロセス |
| JPS63207164A (ja) * | 1987-02-24 | 1988-08-26 | Nippon Denso Co Ltd | 薄膜抵抗体装置 |
| JP2007183262A (ja) * | 2005-12-29 | 2007-07-19 | Ditest Fahrzeugdiagnose Gmbh | ディーゼルエンジンにおける排気ガス検査方法と排気ガス検査装置 |
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