JPH01194347A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体＃＆積回路装置に関し、特に、高抵抗の
回路素子と低抵抗の配線とを一体化して基板上に形成す
る半導体集積回路装置に関する。

〔従来の技術〕

従来の半導体集積回路装置では高抵抗の回路素子は不純
物拡散層かまたは多結晶シリコン膜の何れかで形成され
る。しかし、近年では例えばメモリ・セルの低消費電力
化に見られるように高抵抗回路素子の形成に対する要求
が高まって来て２シ、これと共に、不純物拡散層に比べ
高抵抗体がより実現しやすい多結晶シリコン膜による形
成手法が主流となっている。

〔発明が解決しようとする問題点〕

従って、多結晶シリコン膜による抵抗素子の膜厚は益々
薄く、まｔｌ　ドーピング量も少くなる傾向が顕著であ
る。通常、多結晶シリコン膜によって抵抗素子を形成す
る場合は配線材にも多結晶シリコンが用いられ、不純物
添加濃度の大小によって両者は区分される。すなわち、
抵抗回路素子と配線とは一体化され、一つの多結晶シリ
コン膜内で互いに境界を接するように形成されることが
多い。この場合、−万の配線側から見ればその抵抗値は
低ければ低い程望ましく、他方、抵抗素子側では全くそ
の反対となり両者は二律相反の関係にろるので、膜厚を
薄くして高抵抗素子の実現を図っｔ場合には配＋１！！
側の抵抗値の制御が困難となシ所望の低抵抗値に設定し
得ないという不都合を生じる。この際、配線部分へのリ
ン・イオンの打込みは所望する抵抗値によって異なるが
、一般には１×１０　イオン／Ｃｍ以上に設定される。

この場合、通常の工程に従いアニール処理が施されると
、添加され九すンネ細物が高抵抗領域内にも拡欲し侵入
する現象が生じ、高抵抗領域の実効長をマスク・パター
ンの設定寸法長より　１７ノ不純物の拡散侵入分だけ短
かくするので、配線部分との抵抗比を高くとることがで
きない。従って、所１する抵抗値を得るためにはこのリ
ンネ細物の拡散侵入分を考尿してマスク・パターンを大
きく設計しなければならなくなり、素子の微細化にも支
障を与えるようになる。

本発明の目的は、上記の情況に鑑み、実効抵抗長がマス
ク・パターンの寸法に深く依存して設定されると共に、
配線部との抵抗比をきわめて高く設定し得る高抵抗回路
素子ヲＯｓえた半導体集積回路装置を提供することであ
る。

〔問題点を解決するｔめの手段〕

本発明によれば、半導体集積回路装置は、半導体基板と
、前記半導体基板上に絶縁膜を間に介在させてそれぞれ
延在する多結晶シリコン抵抗膜と導電膜の２層構造から
成る抵抗パターンおよび配線パターンと、前記抵抗パタ
ーンの下層の多結晶シリコン抵抗膜Ｓ一部を半導体基板
上の回路素子に接続して抵抗素子を形成する一つのコン
タクト孔と、前記配線パターンの下層の多結晶シリコン
抵抗膜と上層の導電膜を配線パターンに沿い連続接続し
て配線部を形成する４Ｘａ個のコンタクト孔とを含んで
構成される。

すなわち、本発明によれば、多結晶シリコン抵抗膜上に
は絶縁膜含分して導電性膜が多結晶シリコン膜と同一パ
ターンで重ね合わされるように形成され、高抵抗素子は
多結晶シリコン抵抗膜のみにより、またＨａ領領域絶縁
膜上に開口され次コンタクト孔を介して相互に接続され
る多結晶シリコン抵抗膜とｌ導電性膜との並列回路によ
ってそれぞれ形成される。従って、本発明によれば、多
結晶シリコ／抵抗素子領域と低抵抗の配線領域とは、そ
れぞれのバターニングとコンタクト孔の選択設定とによ
り任意の場所にそれぞれ所望の抵抗値をもつように自由
に形成することが可能となる。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図（ａ）および（ｂ）Ｆｉそれぞれ本発明を負荷抵
抗型スタティックＲＡＭ半導体記憶装置に実施し比場合
の一冥施例を示すメモリ・セル負荷抵抗領域近傍の平面
図およびそのＡ−Ａ’断面図である。

本実施例によれば、スタティックＲＡＭ半導体記憶装置
は、Ｎ型シリコ／基板（例えば比抵抗３〜６Ω−ｃｍ）
ｌと、　この基板１上に形成されたＰフェル２およびフ
ィールド威化膜３と、このＰフェル２上忙シリコン酸化
膜４を介して形成されたＭＯＳメモリ・トランジスタの
一つのｎ＋拡散Ｎ５と、シリコン酸化膜８を間に介在さ
せてシリコン販化腹４上ｐよびフィールド酸化膜３上に
それぞれ延在する多結晶シリコン高抵抗膜７と高融点金
属シリサイド層１０の２層構造から成る負荷抵抗パター
ン１１および配線パター７１２と、負荷抵抗パター７１
１の多結晶シリコン高抵抗膜７の端部のみをｎ＋拡散膚
５と接続してメモリ・セルの高負荷抵抗素子を形成する
シリコン酸化膜４上のコンタクト孔６と、配線パターン
１２の多結晶シリコン高抵抗膜７と高融点金属シリサイ
ド石ｌＯとを配線パターン１２に沿って順次接続しメモ
リ・セルの配線部領域を形成する複数個のコンタクト孔
９とを含む。すなわち、負荷抵抗パター／１１と高抵抗
膜７と高融点金属シリサイド層ｌＯとの２層構造体から
成る。従って、負荷抵抗パターン１１の多結晶シリ−ｙ
高抵抗膜７のように上層の高融点金属シリサイド層１０
との間に相互接続が無くシリサイド＃１０が７０−ティ
ング状態とされたところでは、多結晶シリコン高抵抗膜
７のみが機能して高抵抗素子部が形成され、ｔ７ｔ１配
線パターン１２のように相互が連続して接続されるとこ
ろでは上層のシリサイド層１０が導電に薔与するので極
めて低抵抗の配線部が形成される。

この２層構造のパターンは、コンタクト孔６を形成した
シリコン酸化ｌｌＸ４上に例えば膜厚１０００Ａの多結
晶シリコンｍｔ堆積しついで全面にリン・イオンｔ−５
０ＫｅｙでｌＸｌ０”イオ７／ｃｍ”注入して多結晶シ
リコン高抵抗膜？ｆ：まず形成し、つぎにこの表面に厚
さ１００ＯＡのシリコン酸化膜８ｔ″気相成長法で成長
してからコンタクト孔９ｔ−開口し、ついでこの上に例
えばタングステン尚。

モリブデン（Ｍｏ）、チタン（Ｔｉ）などのクリサイド
層１０を２００ＯＡの厚さに形成し、アニールを施して
多結晶シリコンとシリサイドとのコンタクトを確実なら
しめた後、リアクティブ−イオン・エツチング法を用い
てシリサイド層１ｏ、ＣＶＤシリコ／＃１化膜８２よび
多結晶シリコン高抵抗膜７を順次選択的に除去し、負荷
抵抗パターン１１および配線バター７１２ｆｔそれぞれ
形成することによって得ることができる。従って、高抵
抗素子部の実効抵抗長および抵抗値は、マスク・パター
ンによって設定されるコンタクト孔６および９の離間距
離と多結晶シリコン高抵抗膜７の比抵抗、膜厚および膜
幅などの物理的諸量のみによって一意的に定ま夛、また
、配線部を形成する低抵抗部の抵抗値は、多結晶シリコ
ン高抵抗膜７と並列接続されるシリサイド層１０の比抵
抗、膜厚および膜幅などの同じく物理的諸量のみによっ
て定められる。

すなわち、高抵抗素子部の実効抵抗長をマスク・パター
ンによって精度よく設定し得るはか、多結晶シリコン高
抵抗膜７およびシリサイド層１０の物理的諸量の選択に
よって抵抗部と配一部との抵抗比を従来よシ２桁程度も
高めることができる。

この際、シリサイド層１０に代えて高ドープの多結晶シ
リコン膜或いはアルミニューム（ＡＪ）、モリブデン（
Ｍｏ）、　タｌゲステン尚などの単体金属膜の使用も何
等妨げられるものではないので、これら導電体膜の材質
選択によシ上記抵抗比をよシー層改善することも可能で
ある。

第２図は上記実施例のメモリ・セル・アレイ図で、電源
電位ｖｃｃが与えられる回路節点ａまでは金属配線（例
えばアルミニューム）が用いられた場合が示される。こ
こで、ｒおよび’　ｌ　ｍＲ８゜凡３は多結晶シリコン
高抵抗膜７およびこの多結晶シリコ／高抵抗膜７とタン
グステン・シリサイド層１０との並列接続から成るセル
の高負荷抵抗および内部配線の抵抗値をそれぞれ示し、
ま九、Ｑｓ−ＱｓおよびＱｓ、Ｑａは７リツプ・７０ツ
ブを構成するＭＯＳ）ランジスタ２よび番地選択用ＭＯ
８）ランジスタ、　Ｄ、　ｌ）およびＷはデイジット線
およびワード線をそれぞれ示している。多結晶シリコン
高抵抗Ｍ７にリン・イオン注入量；５Ｘ　１０　”　３
／Ｃｍ”、膜厚；　１００ＯＡの多結晶シリコン膜を用
い、これを幅２μへ長さ５μｍの大きさにパターニング
した場合の抵抗値ｒは約０．７５Ｘ１０１２Ｑを示すの
で、これと膜厚２０００Ａのタングステン・クリサイド
Ｍ１０との並列接続から成る内部配線の抵抗値Ｒ１亀、
　Ｒ１，、几３との間にそれぞれ大きな抵抗比が形成さ
れる。すなわち、実測によれば抵抗比ｒ／（Ｒｓ　”　
Ｒｓ　＋　Ｒｓ　）の値ｔ−１０’にも違ａ得る。これ
は同一パターンの従来配線の実測値１０’に比較して実
に２桁も高い値を示す。従って、内部配線抵抗ＲＩ”ｓ
　Ｊｓ　Ｒ，による電源電位ｖｃｃの電位降下が著しく
減少し、各メモリ・セルのノード電圧がそれぞれ規定値
内に安定化される。

第３図は上記メモリ・セル・アレイの内部配線抵抗によ
る電源電位の降下状態図で、ｎビット目の回路節点すの
電位を電源電位ｖｃｃとの比で示しｔものである。第３
図には本発明による配線の電位降下データＡに対してこ
れを同じデイメンジョンをもつ従来配線の電位降下デー
タＢが比較のため示されているが、両者の差はビット数
ｎが１６ビツトを起えるあ友シから急激に大きくなシ、
３２ビット配列ともなると極めて顕著に開くようになる
。従来配線の如くメモリ・セルの電位降下が大きすぎる
と、データ保持時のノード電位が低くなシ過ぎてセルが
安定に動作しなくなシ、また、ａ線によるソフト・工２
−を生じ易くなるが、データＡが示すように本発明によ
る配線の電位降下は３２ビット配列に対しても比較的催
少であるので、各メモリ・セルは極めて安定に動作し得
る。

以上は本発明を負荷抵抗型スタティックＲＡＭ牛導体記
憶装置に実施した場合についてのみ説明し九が、抵抗回
路素子と配線とを一体化して基板上に形成する半導体集
積回路装置であれば何れのものに対しても容易に実施し
得るものである。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、多結晶シ
リコン抵抗膜と導電性膜を絶縁１１！！を介して同一パ
ターンにパターニングし、ついで所望の個所で下層の多
結晶シリコン抵抗膜と上層の導電性膜との間に導通を取
ることによシ、抵抗部は下層の多結晶シリコン抵抗膜の
みから成シ、ま友、配線部は多結晶シリコン抵抗膜と導
′１性膜との並列接続から成る回路配線を備え元手導体
装置を得ることができる。この構造の回路配線は、抵抗
部と配線部とが従来必要とされていた不純物拡散を伴わ
ずにマスク・パターンに忠実にそれぞれ形成されるので
、実効抵抗長を精度高く設足し得る他、抵抗部と配線部
との抵抗比を大きくとって形成することが可能である。

従って、例えば負荷抵抗型スタティックＲＡＭ半導体記
憶装置に実施すれば内部配線によるメモリ・セルの電源
電位降下を３２ビツト構成九対しても極めて僅少に止め
得るので、記憶性能の向上化と安定化に顕著なる効果を
奏し得る。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明を負荷抵抗型スタテ
ィックＲＡＭ半導体記憶装置に実施した場合の一実施例
を示すメモリ・セル負荷抵抗領域近傍の平面図２よびそ
のＡ−Ａ’断面図、第２図は上記実施例のメモリ・セル
・プレイ図、第３図は上記メモリ・セル・プレイの内部
配線抵抗による電源電位の降下状態図である。 １・・・・・・ｎｆｉシリコン基板、２・・・・・・Ｐ
ウェル、３・・・・・・フィールド酸化膜、４．８・・
・・・・シリコン酸化膜、５・・・・・・ｎ＋拡散層、
６．９・・・・・・コンタクト孔、７・・・・・・多結
晶シリコン高抵抗膜、１０・・・・・・高融点金属シリ
サイド層、１１・・・・・・負荷抵抗パターン、１２・
・・・・・配線パターン、ｒ・・・・・・高負荷抵抗、
ｆＬ、。 １（ｔ、Ｒ３・・・・・・内部配線抵抗、ａ、ｂ・・・
・・・回路節点、Ａ・・・・・・本発明による配線の電
位降下データ、Ｂ・・・・・・従来配線の電位降下デー
タ。 代理人　弁理士　　内　原　　　晋 第１図

Claims (1)

【特許請求の範囲】
1. 　半導体基板と、前記半導体基板上に絶縁膜を間に介在
   させてそれぞれ延在する多結晶シリコン抵抗膜と導電膜
   の２層構造から成る抵抗パターンおよび配線パターンと
   、前記抵抗パターンの下層の多結晶シリコン抵抗膜のみ
   の端部を半導体基板上の回路素子に接続して抵抗素子を
   形成する一つのコンタクト孔と、前記配線パターンの下
   層の多結晶シリコン抵抗膜と上層の導電膜を配線パター
   ンに沿い連続接続して配線部を形成する複数個のコンタ
   クト孔とを含むことを特徴とする半導体集積回路装置。