JPH02205072A

JPH02205072A - 半導体装置

Info

Publication number: JPH02205072A
Application number: JP1024546A
Authority: JP
Inventors: Masaaki Kinugawa; 衣川　正明
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-02-02
Filing date: 1989-02-02
Publication date: 1990-08-14
Anticipated expiration: 2010-02-15
Also published as: JPH0714013B2; KR900013635A; US5027186A; KR940001895B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、Ｍ（金属）−■（絶縁物）−８（半導体）型
ＦＥＴ　（電界効果トランジスタ′）を用いた半導体装
置に関するもので、特にスタティックＲＡＭにおいて負
荷に高抵抗素子を用いるメモリセルに使用されるもので
ある。

（従来の技術）従来、高抵抗素子を用いた、いわゆるＥ／Ｒ（エンハン
スメント／抵抗）型のスタティックＲＡＭのメモリセル
は、第５図に示したように、４つのトランジスタ１〜４
と、２つの不変（抵抗値が常に一定な）抵抗５，６で形
成されていた。

この回路はフリップフロップを構成している。

（発明が解決しようとする課題）第５図において、ノード電位ＶＭを高レベル例えば５ｖ
とすれば、ノード電位Ｖ　　は低しベル例えば約ＯＶで
ある。このときドライバートランジスタ２はオン状態と
なり、■　（電源電圧）Ｃ →高抵抗（抵抗値をＲとする）６→ドライバートランジ
スタ２−■　（接地電圧）のパスで電流がＳ流れ、この電流×（メモリセルの数）がスタティックＲ
ＡＭのスタンド争バイ電流工ｓｂとなる。従って高抵抗
５，６の抵抗値Ｒは（Ｎ：セルの数）を満足していなければならない。例えばＶ　　＝５Ｖ、
Ｎ−１メガピッ）　（１０６）　とＬ、Ｃ ■ｓｂの制約を２μ八以下とすれば、Ｒ≧２．５　Ｘ　１０’　（Ω）　　　　　・・・（２
）が要求される。この下限値は、ＩＣ微細化とともにさ
らに増大する。というのは、応用上、スタンド・パイ電
流Ｉｓｂに対する制約は変化せず、微細化にともなう大
容量化によってセル数Ｎの値が増大していくためである
。一方、ノード電圧ＶＭが高レベルであるためには、ド
ライバートランジスタ１（オフ状態にある）のオフ抵抗
をｒとすれば■Ｍ−ｒ＋ＲＣＯ ■ の関係が成り立つため、ｖＭユＶ。０となるためには、
ｒ　＞　Ｈの関係が必要である。例えばＶＭ≧０．９９
Ｖｃｏとなるためにはｒ≧１００　Ｘ　Ｒ・（３）でなければならない。一方、オフ抵抗ｒは、第６図に示
したチャネル電流のサブスレショルド特性のゲート電圧
■。−Ｏｖ′の電流値であるカットオフ電流■　を用い
てで決まる。一方、■　は第６図で示した、いわゆる“サ
ブスレショルドやスロープ”Ｓ（Ｖ　／　ｄｅｃａｄｅ
）を用いてトランジスタのしきい値（ｌμＡ流れるゲー
ト電圧）をＶＴＲとした場合に、で表わされる。ここで
サブスレショルドスロープＳ　（Ｖ　／　ｄｅｃａｄｅ
）とは、第６図の特性の直線部Ｓの逆数のことで、■は
ゲート電圧、ｄｅｃａｄｅはチャネル電流の桁である。

（１）〜（５）式を用いれば、”ＴＨの制約として、ｖ
　ＴＨ≧ｓ　　Ｊｏｇ　（５ＯＮ　）　　　　　　　　
−（６）が必要条件として要求される。例えば１Ｍビッ
トのスタティックＲＡＭ　（Ｎ−１０６）で、Ｓの典型
的な値０．１　（Ｖ　／　ｄｅｃａｄｅ）を代入すると
、Ｖ　ＴＲ≧０．７７Ｖ　　　　　　　　　　　　−（
７）が必要条件となる。この下限値は、微細化・大容量
化とともに、Ｎが増大（１世代で容量は４倍に）するこ
とと、Ｓがスケーリング則にのらず、世代ごとにほとん
ど変化しないことを考えると、１下がりはせず、むしろ
増大する方向である。従ってスタティックＲＡＭのｖＴ
Ｈはスケーリング則とは逆の方向で上昇する（もしくは
さほど変化しない）傾向にある。このことは（微細化と
ともにゲート酸化膜が薄くなることもあって）著しいチ
ャネル濃度の増大をもたらす。このチャネル濃度の著し
い増大は、第５図に示すトランスファゲートら。

６がトランジスタ１．２と一緒につくられるため、トラ
ンスファゲート５，６の基板バイアス効果を激しくし、
高レベルの書き込みが不可能になるなど、セルの特性上
問題を生じたり、ホット・キャリアの発生を増大させ、
信頼性を悪くするなどの問題を生じ、Ｅ／Ｒ型スラスタ
ティックＲＡＭ界を生ぜしめる。

本発明は、以上述べた従来技術の間・照点を考慮して、
従来技術以下の低いスタンド門パイ電流と、従来以上に
安定化したＥ／Ｒ型のスタティックＲＡＭのセルを実現
することを目的としている。

［発明の構成］（課題を解決するための手段と作用）本発明は、（イ）Ｍ（金属）−■　（絶縁膜）−５（半
導体）型ＦＥＴ　（電界効果型トランジスタ）において
、ゲート電極の側面の片方に、ゲート電極とは絶縁膜を
介して多結晶もしくは単結晶シリコンの側壁を設け、こ
の側壁を前記ゲニト電極によって制御される抵抗素子と
して用いることを特徴とする半導体装置である。また本
発明は、前記ゲート電極がスタティックＲＡＭのドライ
バ−トランジスタのゲート電極であり、その片側の側方
に形成された多結晶もしくは単結晶シリコンの側壁を、
ドライバートランジスタのゲート電圧によって制御され
る可変抵抗素子として用いることを特徴とした上記（イ
）項に記載の半導体装置である。

即ち本発明は、例えばドライバートランジスタのゲート
電極のソース側の側方にシリコンを側壁として残し、こ
の側壁の抵抗値をドライバートランジスタのゲート電極
によってコントロールさせることにより、低スタンド・
パイ電流と、セルの特性の向上を実現したものである。

（実施例）以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図であり、１１はＰ型基板、１２．
１３はソースとドレインを構成するＮ　領域、１４はゲ
ート酸化膜、１５はポリシリコンよりなるゲート電極、
１６は後酸化膜、１７はポリシリコン（例えば中性）よ
りなる側壁である。即ちこの旧５ＰＥＴは、ゲート電極
１５の側面の片方のみ、該ゲート電極とは絶縁膜１６を
介してポリシリコンの側壁１７を設け、この側壁１７を
、主にゲート電極１５によって制御される可変抵抗素子
として用いるようにしたものである。

第２図は第１図付近の平面図、第３図、第４図はそのつ
くり方を示す工程図で、第３図は第２図のＡ−Ａ線に沿
う部分で見る断面図、第４図は第２図のＢ−Ｂ線に沿う
部分で見る断面図で、以下これらの図を参照して第１図
の製造工程を説明する。なお第２図において２１は素子
領域で、その外側が素子分離領域、２２はゲート電極（
第１図の１５）、２３はゲート電極と高抵抗素子（例え
ば第５図の５）のコンタクト部分、２４．２４’はポリ
シリコン側壁を形成する場合のレジストパターン、２５
はポリシリコン側壁を除去する場合のレジスト中の穴パ
ターンである。

まずＰ型基板３１に、周辺回路のＰＭＯ８ＦＥＴ作製の
ためにＮウェル（図示せず）を形成する。その後フィー
ルド酸化膜３２をＬＯＣＯ８法によって作製する（第３
図（ａ）、第４図（ａ））。そのあと、ゲート酸化膜３
４を９００℃中のドライ０２下で酸化することにより、
１５０１５設け、つづいてポリシリコン層３５を４．０
００１５堆積し、９００℃。

ＰＯＣｆＩ中でリン拡散を行い、リソグラフィー工程を
経てゲート電極をパターニングし、ソース・ドレイン領
域３３形成のため、ＮＭＯ８部分のみヒ素イオンを加速
電圧５０　ｋｅＶ　、ドーズ量５　Ｘ　１０１５ｃｍ−
”で打ちこむ。そのあと周辺回路のＰＭＯ８部分のみソ
ース・ドレイン形成のためＢＦ２イオンを５０　ｋｅｙ
、　５　Ｘ　１０１５ａｍ−２テ打ちこむ（第３図（ｂ
）、第４図（ｂ））。つづいて後酸化膜３６を、９００
℃、ドライ０゜中で１０分酸化することによって形成し
、第２図の部分２３で示した領域だけ穴のあいたレジス
トパターンをリソグラフィー工程により作製し、異方性
エツチングによりこの領域２３のＳｉＯ３膜３６を除去
したあと、レジストをとる（第３図（Ｃ）、第４図（Ｃ
））。そのあと側壁用のポリシリコン層３７を４．００
０１５堆積し、第２図の２４．２４’で示した領域だけ
レジスト２８を残した状態で異方性エツチングを行い、
ポリシリコン３７を残す（第３図（ｄ）、第４図（ｄ）
）。レジスト２８を除去したあと、今度は、第２図の２
４．２４’　、２５で示した領域のみ穴のおいているレ
ジスト・パターンを作る。そのあと、ヒ素イオンを５０
ｋｅＶ　、　　５　Ｘ　１０１５ａｍ−２で打ちこむ。

領域２４．２４’に上記イオンを打ちこむのは、低抵抗
配線領域を形成するため、また領域２５に上記イオンを
打ちこむのは、このあとに行う“側壁とり”の際のポリ
シリコンのエツチング・レートを上げるためである。レ
ジストを除却したのち、９００℃、１０分のＮ２中のア
ニールを行って、先に打ち込んだヒ素を活性化する。そ
のあと、第２図の領域２５で示した領域のみ穴のおいて
いるレジストパターン２９を形成した後、等方性エツチ
ングによってこの領域中のポリシリコン側壁を除去し片
方のみのポリシリコン側壁３７を残存させる（第３図（
０）第４図（ｅ））。その後通常のＡｌｌ配線の工程へ
進む。

このようにして、従来技術では困難であったスタンド・
パイ電流Ｉｓｂを低くおさえつつ、なおかつセル特性を
向上せしめるスタティックＲＡＭセルを、セル面積を増
大することなく以下に示すように実現できた。即ちノー
ド電圧ＶＭが低レベルの場合、第１図が、第５図のドラ
イバートランジスタ２を表わすとして、ゲート電極１５
は低レベルで約Ｏｖである。このときｎ　領域１３は接
地Ｖ　につながっていて、Ｏｖである。従ってポリＳシリコン側壁１７（３７）はＯＶで囲まれた側壁となり
、オフ状態つまり高抵抗状態にあり、通常の高抵抗（Ｒ
Ω）としてはたらき（１）式を満足させることは容易で
ある。この側壁高抵抗を第５図の高抵抗５として配線す
る。そうするとノード電圧Ｖ　　が高レベル（約５Ｖ）
で、ドライパート舅ランリスタ１がオンしていても、高抵抗５の値ｒが充分
大きいので、スタンド・パイ電流Ｉｓｂは２μ八以下に
おさえられる。一方、ノード電圧ＶＭ　　が高レベルで
あるから、第１図が第５図のドライバートランジスター
を表わすとして、ゲート電極１５は高レベルで約５ｖで
、このときｎ＋領域１３は接地■　につながっていて、
ＯｖであＳ１する。従って側壁１７はゲート電極１５が５Ｖ、基板電位
が側壁１７に近い０■、ゆえ、ゲート１５により側壁１
７に負のキャリアが誘起され、側壁１７はオン状態つま
り低抵抗状態となり、Ｒよりも低い値Ｒ’＝１０−”Ｒ
となる。このような低い抵抗になるため、トランスファ
ゲート４のしきい値が低くても（８）式を満足するよう
なトランスファゲート・トランジスタのカットオフ電流
Ｉ　となり、従来技術の問題点は解消される。

なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば側壁抵抗１７（３７）をポリシリコンとし
たが、単結晶シリコン等を用いてもよい。

［発明の効果コ以上説明した如く本発明によれば、ゲートの側壁に設け
られる抵抗を可変にでき、これをスタティックＲＡＭの
メモリセルの負荷抵抗として用いた場合には、スタンド
・パイ電流を低くおさえ、面積の増大もなく、安定なメ
モリセルが得られる等の利点を有するものである。

１句

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第２図は同パター
ン平面図、第３図、第４図は同実施例を得る断面的工程
図、第５図は従来のスタティックＲＡＭセルの回路図、
第６図は同セルの特性図であ、る。１．２・・・ドライバートランジスタ、３，４・・・ト
ランスファゲート、５，６・・・高抵抗負荷、１１・・
・Ｐ型基板、１２．１３・・・Ｎ　層、１５・・・ゲー
ト電極、１６・・・酸化膜、１７・・・ポリシリコン側
壁（可変抵抗素子）。第１図出願人代理人　弁理士　鈴江武彦第２図も上程り１１バイー

Claims

【特許請求の範囲】

（１）Ｍ（金属）−Ｉ（絶縁膜）−Ｓ（半導体）型ＦＥ
Ｔ（電界効果型トランジスタ）において、ゲート電極の
側面の片方に、ゲート電極とは絶縁膜を介して多結晶も
しくは単結晶シリコンの側壁を設け、この側壁を前記ゲ
ート電極によって制御される抵抗素子として用いること
を特徴とする半導体装置。
（２）前記ゲート電極がスタティックＲＡＭのドライバ
ートランジスタのゲート電極であり、その片側の側方に
形成された多結晶もしくは単結晶シリコンの側壁を、ド
ライバートランジスタのゲート電極によって制御される
可変抵抗素子として用いることを特徴とした請求項１に
記載の半導体装置。