JPS643068B2 - - Google Patents
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- JPS643068B2 JPS643068B2 JP15900181A JP15900181A JPS643068B2 JP S643068 B2 JPS643068 B2 JP S643068B2 JP 15900181 A JP15900181 A JP 15900181A JP 15900181 A JP15900181 A JP 15900181A JP S643068 B2 JPS643068 B2 JP S643068B2
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にパワートラン
ジスタ素子の構造に関する。
ジスタ素子の構造に関する。
高周波高出力用トランジスタの一つとして例え
ばオーバーレイトランジスタ、メツシユエミツタ
トランジスタ、リングエミツタトランジスタ等が
実用化されている。
ばオーバーレイトランジスタ、メツシユエミツタ
トランジスタ、リングエミツタトランジスタ等が
実用化されている。
かかるパワートランジスタ等のトランジスタ素
子にあつては、シリコンSi半導体基板に形成され
たベース領域、エミツタ領域等へ接続される金属
電極及びその延長部に設けられるボンデイングパ
ツドを、かかる半導体基板表面に形成された二酸
化シリコンSiO2等の絶縁膜上に形成配置してい
る。
子にあつては、シリコンSi半導体基板に形成され
たベース領域、エミツタ領域等へ接続される金属
電極及びその延長部に設けられるボンデイングパ
ツドを、かかる半導体基板表面に形成された二酸
化シリコンSiO2等の絶縁膜上に形成配置してい
る。
このため前記絶縁膜に対し電極接続用開口（電
極窓）を形成するためのフオト・エツチング処理
の際、エツチングマスクとなるフオト・レジスト
層にピンホールが存在した場合には前記絶縁膜に
もピンホールを生じてしまい、かかるピンホール
によつて電極又はボンデイングパツドと半導体基
板との短絡を生じてしまう場合がある。
極窓）を形成するためのフオト・エツチング処理
の際、エツチングマスクとなるフオト・レジスト
層にピンホールが存在した場合には前記絶縁膜に
もピンホールを生じてしまい、かかるピンホール
によつて電極又はボンデイングパツドと半導体基
板との短絡を生じてしまう場合がある。
第１図にパワートランジスタの一つであるメツ
シユエミツタトランジスタの構成を示す。
シユエミツタトランジスタの構成を示す。
同図においてｂはａのX1−X1′断面、ｃはａの
X2−X2′断面を示す。
X2−X2′断面を示す。
そして、１１はＮ型コレクタ領域、１２はＰ型
ベース領域、１３はN+型エミツタ領域、１４は
絶縁層である。また１５はベース引出し電極、１
６はエミツタ引出し電極、１７は安定化抵抗、１
８は接続用金属体を兼ねるエミツタ電極であり、
１９はコレクタ電極である。
ベース領域、１３はN+型エミツタ領域、１４は
絶縁層である。また１５はベース引出し電極、１
６はエミツタ引出し電極、１７は安定化抵抗、１
８は接続用金属体を兼ねるエミツタ電極であり、
１９はコレクタ電極である。
ここで前記絶縁層１４は前記エミツタ領域、ベ
ース領域を含む半導体基体表面を酸化して形成さ
れる二酸化シリコンSiO2層から構成され、また
前記ベース引出し電極１５、エミツタ引出し電極
１６及びエミツタ電極１８はアルミニウムから構
成される。また前記安定化抵抗１７は例えば多結
晶シリコンあるいはニクロムNi−Cr等から構成
される。かかる安定化抵抗材料が多結晶シリコン
である場合、当該多結晶シリコンはエミツタ引出
し電極１６下に連続して配置される。同図におい
て１７′は当該多結晶シリコンの延長部を示す。
更にコレクタ電極１９はニツケルNi等半田付け
性の良好な金属から構成される。
ース領域を含む半導体基体表面を酸化して形成さ
れる二酸化シリコンSiO2層から構成され、また
前記ベース引出し電極１５、エミツタ引出し電極
１６及びエミツタ電極１８はアルミニウムから構
成される。また前記安定化抵抗１７は例えば多結
晶シリコンあるいはニクロムNi−Cr等から構成
される。かかる安定化抵抗材料が多結晶シリコン
である場合、当該多結晶シリコンはエミツタ引出
し電極１６下に連続して配置される。同図におい
て１７′は当該多結晶シリコンの延長部を示す。
更にコレクタ電極１９はニツケルNi等半田付け
性の良好な金属から構成される。
なお２０は前記絶縁層１４に設けられるベース
電極窓、２１は同じく絶縁層１４に設けられるエ
ミツタ電極窓である。
電極窓、２１は同じく絶縁層１４に設けられるエ
ミツタ電極窓である。
このような構造を実現する際に、前記絶縁膜１
４に電極窓２０，２１等をフオト・エツチング法
により形成した後、当該絶縁膜１４上にアルミニ
ウムを被着すると、前記フオトエツチング処理の
際フオト・レジスト中にあつたピンホールにより
絶縁膜１４に形成されるピンホールによつて、特
にベース電極を構成するアルミニウムと半導体基
体内の領域とが不要の接触を生じ、ベース−エミ
ツタ間の短絡を生じてしまう場合がある。
４に電極窓２０，２１等をフオト・エツチング法
により形成した後、当該絶縁膜１４上にアルミニ
ウムを被着すると、前記フオトエツチング処理の
際フオト・レジスト中にあつたピンホールにより
絶縁膜１４に形成されるピンホールによつて、特
にベース電極を構成するアルミニウムと半導体基
体内の領域とが不要の接触を生じ、ベース−エミ
ツタ間の短絡を生じてしまう場合がある。
本発明はこのような半導体基体と電極、配線材
料との不要な接触に基づく各領域間の短絡を防止
することができる構造を提供しようとするもので
ある。
料との不要な接触に基づく各領域間の短絡を防止
することができる構造を提供しようとするもので
ある。
このため、本発明によれば、半導体基体上に素
子領域を形成する工程と、 次いで、該半導体基体表面に絶縁層を形成する
工程と、 次いで、該絶縁層上において引き出し電極が形
成される第１領域、および抵抗が形成される第２
領域に選択的に多結晶シリコン層を形成する工程
と、 次いで、該第２領域の多結晶シリコン層に、当
該多結晶シリコン層を所望の抵抗値にせしめる不
純物を導入する工程と、 次いで、該絶縁層の電極窓形成領域に開口を有
するマスクを該絶縁層上に形成した後、該マスク
を利用して該絶縁層に電極窓を形成する工程と、 次いで、該第１領域の多結晶シリコン層上に引
き出し電極を形成する工程とを含んでなることを
特徴とする半導体装置の製造方法。
子領域を形成する工程と、 次いで、該半導体基体表面に絶縁層を形成する
工程と、 次いで、該絶縁層上において引き出し電極が形
成される第１領域、および抵抗が形成される第２
領域に選択的に多結晶シリコン層を形成する工程
と、 次いで、該第２領域の多結晶シリコン層に、当
該多結晶シリコン層を所望の抵抗値にせしめる不
純物を導入する工程と、 次いで、該絶縁層の電極窓形成領域に開口を有
するマスクを該絶縁層上に形成した後、該マスク
を利用して該絶縁層に電極窓を形成する工程と、 次いで、該第１領域の多結晶シリコン層上に引
き出し電極を形成する工程とを含んでなることを
特徴とする半導体装置の製造方法。
以下本発明を実施例をもつて詳細に説明する。
第２図は本発明による半導体装置の構成を示
す。
す。
同図において、ｂはａのX1−X1′断面、ｃはａ
のX2−X2′断面、ｃはａのＹ−Y′断面を示す。
のX2−X2′断面、ｃはａのＹ−Y′断面を示す。
そして、１０１はＮ型コレクタ領域、１０２は
Ｐ型ベース領域、１０３はN+型エミツタ領域、
１０４は絶縁層である。また１０５はベース引出
し電極、１０６はエミツタ引出し電極、１０７は
安定化抵抗、１０８は接続用金属体を兼ねるエミ
ツタ電極であり、１０９はコレクタ電極である。
Ｐ型ベース領域、１０３はN+型エミツタ領域、
１０４は絶縁層である。また１０５はベース引出
し電極、１０６はエミツタ引出し電極、１０７は
安定化抵抗、１０８は接続用金属体を兼ねるエミ
ツタ電極であり、１０９はコレクタ電極である。
ここで、前記絶縁層１０４は前記エミツタ領
域、ベース領域を含む半導体基体の表面を酸化し
て形成される二酸化シリコンSiO2から構成され、
また前記ベース引出し電極１０５、エミツタ引出
し電極１０６及びエミツタ電極１０８はアルミニ
ウムから構成される。また前記安定化抵抗１０７
は多結晶シリコンから構成され、その延長部はエ
ミツタ引出し電極１０６下に連続して配設され
る。更にコレクタ電極１０９はニツケルNi等半
田付け性の良好な金属から構成される。
域、ベース領域を含む半導体基体の表面を酸化し
て形成される二酸化シリコンSiO2から構成され、
また前記ベース引出し電極１０５、エミツタ引出
し電極１０６及びエミツタ電極１０８はアルミニ
ウムから構成される。また前記安定化抵抗１０７
は多結晶シリコンから構成され、その延長部はエ
ミツタ引出し電極１０６下に連続して配設され
る。更にコレクタ電極１０９はニツケルNi等半
田付け性の良好な金属から構成される。
なお、１１０は前記絶縁層１０４に設けられる
ベース電極窓、１１１は同じく絶縁層１０４に設
けられるエミツタ電極窓である。
ベース電極窓、１１１は同じく絶縁層１０４に設
けられるエミツタ電極窓である。
本発明よれば、かかる構成において、ベース引
出し電極１０５及びこれに連続するベース電極パ
ツド下に、前記安定化抵抗１０７を構成する多結
晶シリコン層が配置される。
出し電極１０５及びこれに連続するベース電極パ
ツド下に、前記安定化抵抗１０７を構成する多結
晶シリコン層が配置される。
かかる多結晶シリコン層を１１２に示す。
かかる多結晶シリコン層１１２の配設により、
ベース引出し電極１０５は、エミツタ領域１０３
上の絶縁層１０４に直接接触することがなくな
り、絶縁膜１０４に存在するピンホールに基づく
ところのベース引出し電極１０５とエミツタ領域
１０３との短絡は防止される。
ベース引出し電極１０５は、エミツタ領域１０３
上の絶縁層１０４に直接接触することがなくな
り、絶縁膜１０４に存在するピンホールに基づく
ところのベース引出し電極１０５とエミツタ領域
１０３との短絡は防止される。
このように本発明による半導体装置の製造にあ
たつては、通常の方法によりエミツタ領域１０３
の形成が終了し、表面が厚さ5000〔Å〕〜１〔μm〕
の二酸化シリコン層１０４にて被覆された半導体
基体の当該二酸化シリコン層１０４上に、厚さ
5000〔Å〕程に多結晶シリコン層を被着する。か
かる多結晶シリコン層の被着方法としては通常の
化学気相成長法（CVD法）を適用することがで
きる。
たつては、通常の方法によりエミツタ領域１０３
の形成が終了し、表面が厚さ5000〔Å〕〜１〔μm〕
の二酸化シリコン層１０４にて被覆された半導体
基体の当該二酸化シリコン層１０４上に、厚さ
5000〔Å〕程に多結晶シリコン層を被着する。か
かる多結晶シリコン層の被着方法としては通常の
化学気相成長法（CVD法）を適用することがで
きる。
次いで前記多結晶シリコン層を、安定化抵抗部
分、エミツタ引出し電極部分、エミツタ電極パツ
ド部分、ベース引出し電極部分及びベース電極パ
ツド部分に相当する部分を残して、他をエツチン
グ除去する。この時該多結晶シリコン層は、ベー
ス引出し電極部分においてはベース−エミツタ接
合部境界よりも若干ベース領域内へ入つた箇所で
分離除去される。
分、エミツタ引出し電極部分、エミツタ電極パツ
ド部分、ベース引出し電極部分及びベース電極パ
ツド部分に相当する部分を残して、他をエツチン
グ除去する。この時該多結晶シリコン層は、ベー
ス引出し電極部分においてはベース−エミツタ接
合部境界よりも若干ベース領域内へ入つた箇所で
分離除去される。
次いで前記多結晶シリコン層に対し、当該多結
晶シリコン層が安定化抵抗として必要な抵抗値と
なるよう不純物例えば燐Ｐを導入する。かかる不
純物は通常の拡散法あるいはイオン注入法により
導入される。
晶シリコン層が安定化抵抗として必要な抵抗値と
なるよう不純物例えば燐Ｐを導入する。かかる不
純物は通常の拡散法あるいはイオン注入法により
導入される。
次いで前記二酸化シリコン層１０４にベース電
極窓１１０、エミツタ電極窓１１１を形成する。
かかる二酸化シリコン層１０４の選択的除去は通
常のフオト・エツチング法により行なうことがで
きる。かかる二酸化シリコン層１０４のフオト・
エツチング際、フオト・レジストにピンホール等
不完全な箇所があつても、前記多結晶シリコン層
が残されている領域すなわち安定化抵抗領域、ベ
ース引出し電極部分、ベース電極パツド部分、エ
ミツタ引出し電極部分及びエミツタ電極パツド部
分に相当する領域にあつては、二酸化シリコン層
１０４をエツチングするエツチング剤例えば弗化
アンモニウムと弗酸との混合液が当該多結晶シリ
コン層をエツチングしないため、かかるエツチン
グ剤が当該多結晶シリコン層下の二酸化シリコン
層を腐蝕することない。したがつて当該多結晶シ
リコン層下の二酸化シリコン層１０４にピンホー
ル等を生じない。
極窓１１０、エミツタ電極窓１１１を形成する。
かかる二酸化シリコン層１０４の選択的除去は通
常のフオト・エツチング法により行なうことがで
きる。かかる二酸化シリコン層１０４のフオト・
エツチング際、フオト・レジストにピンホール等
不完全な箇所があつても、前記多結晶シリコン層
が残されている領域すなわち安定化抵抗領域、ベ
ース引出し電極部分、ベース電極パツド部分、エ
ミツタ引出し電極部分及びエミツタ電極パツド部
分に相当する領域にあつては、二酸化シリコン層
１０４をエツチングするエツチング剤例えば弗化
アンモニウムと弗酸との混合液が当該多結晶シリ
コン層をエツチングしないため、かかるエツチン
グ剤が当該多結晶シリコン層下の二酸化シリコン
層を腐蝕することない。したがつて当該多結晶シ
リコン層下の二酸化シリコン層１０４にピンホー
ル等を生じない。
次いで前記多結晶シリコン層上を含む半導体基
体表面にアルミニウムAlを厚さ３〜４〔μm〕に
被着し、当該アルミニウム層をフオト・エツチン
グ処理して、ベース引出し電極１０５、エミツタ
引出し電極１０６、エミツタ電極１０８、ベース
電極パツド及びエミツタ電極パツドを形成する。
アルミニウムの被着には通常の蒸着法を適用する
ことができる。
体表面にアルミニウムAlを厚さ３〜４〔μm〕に
被着し、当該アルミニウム層をフオト・エツチン
グ処理して、ベース引出し電極１０５、エミツタ
引出し電極１０６、エミツタ電極１０８、ベース
電極パツド及びエミツタ電極パツドを形成する。
アルミニウムの被着には通常の蒸着法を適用する
ことができる。
しかる後半導体基体の裏面にニツケルNi等半
田付け性の良好な金属を被着しコレクタ電極１０
９を形成する。
田付け性の良好な金属を被着しコレクタ電極１０
９を形成する。
更に前記半導体基体をスクライブして、所望の
メツシユエミツタトランジスタ素子片（チツプ）
を得る。
メツシユエミツタトランジスタ素子片（チツプ）
を得る。
以上のような本発明によれば、ベース引出し電
極、エミツタ引出し電極等の電極は多結晶シリコ
ン層を介して半導体基体表面の絶縁膜上に配置さ
れるため、かかる絶縁膜に存在あるいは発生する
ピンホールを通して前記電極と半導体基体との間
に導通及び／あるいは短絡を生ずることがない。
極、エミツタ引出し電極等の電極は多結晶シリコ
ン層を介して半導体基体表面の絶縁膜上に配置さ
れるため、かかる絶縁膜に存在あるいは発生する
ピンホールを通して前記電極と半導体基体との間
に導通及び／あるいは短絡を生ずることがない。
また電極、配線体下のほぼ全面に、多結晶シリ
コン層を配設するために、当該電極、配線に大き
な段差が生じることがなく、エツチングの際等に
電極、配線体の肉薄化による断線等を生ずること
がない。
コン層を配設するために、当該電極、配線に大き
な段差が生じることがなく、エツチングの際等に
電極、配線体の肉薄化による断線等を生ずること
がない。
したがつて本発明によれば、高い信頼性を有す
る半導体装置を提供することができる。
る半導体装置を提供することができる。
第１図は従来の半導体装置の構造を示す平面図
ａ、断面図ｂ，ｃであり、ｂはａのX1−X1′断面
を、ｃはａのX2−X2′断面を示す。また第２図は
本発明による半導体装置の構造を示す平面図ａ、
断面図ｂ，ｃ，ｄであり、ｂはａのX1−X1′断面
を、ｃはａのX2−X2′断面を、ｄはａのＹ−Y′断
面を示す。 図において１１，１０１……コレクタ領域、１
２，１０２……ベース領域、１３，１０３……エ
ミツタ領域、１４，１０４……絶縁層、１５，１
０５……ベース引出し電極、１６，１０６……エ
ミツタ引出し電極、１７，１０７……安定化抵
抗、１８，１０８……エミツタ電極。
ａ、断面図ｂ，ｃであり、ｂはａのX1−X1′断面
を、ｃはａのX2−X2′断面を示す。また第２図は
本発明による半導体装置の構造を示す平面図ａ、
断面図ｂ，ｃ，ｄであり、ｂはａのX1−X1′断面
を、ｃはａのX2−X2′断面を、ｄはａのＹ−Y′断
面を示す。 図において１１，１０１……コレクタ領域、１
２，１０２……ベース領域、１３，１０３……エ
ミツタ領域、１４，１０４……絶縁層、１５，１
０５……ベース引出し電極、１６，１０６……エ
ミツタ引出し電極、１７，１０７……安定化抵
抗、１８，１０８……エミツタ電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に素子領域を形成する工程と、 次いで、該半導体基体表面に絶縁層を形成する
工程と、 次いで、該絶縁層上において引き出し電極が形
成される第１領域、および抵抗が形成される第２
領域に選択的に多結晶シリコン層を形成する工程
と、 次いで、該第２領域の多結晶シリコン層に、当
該多結晶シリコン層を所望の抵抗値にせしめる不
純物を導入する工程と、 次いで、該絶縁層の電極窓形成領域に開口を有
するマスクを該絶縁層上に形成した後、該マスク
を利用して該絶縁層に電極窓を形成する工程と、 次いで、該第１領域の多結晶シリコン層上に引
き出し電極を形成する工程とを含んでなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15900181A JPS5860569A (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15900181A JPS5860569A (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860569A JPS5860569A (ja) | 1983-04-11 |
| JPS643068B2 true JPS643068B2 (ja) | 1989-01-19 |
Family
ID=15684057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15900181A Granted JPS5860569A (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860569A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204735A (en) * | 1988-04-21 | 1993-04-20 | Kabushiki Kaisha Toshiba | High-frequency semiconductor device having emitter stabilizing resistor and method of manufacturing the same |
| DE19839527C2 (de) | 1998-08-29 | 2000-07-27 | Daimler Chrysler Ag | Lenksäule für ein Kraftfahrzeug |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4985957A (ja) * | 1972-10-02 | 1974-08-17 | ||
| JPS5056179A (ja) * | 1973-09-13 | 1975-05-16 | ||
| JPS5111582A (en) * | 1974-07-19 | 1976-01-29 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS51127682A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS51127681A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS5222483A (en) * | 1975-08-13 | 1977-02-19 | Fujitsu Ltd | Method of manufacturing semiconductor device |
-
1981
- 1981-10-06 JP JP15900181A patent/JPS5860569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860569A (ja) | 1983-04-11 |
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