JPS60211866A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS60211866A
JPS60211866A JP59069423A JP6942384A JPS60211866A JP S60211866 A JPS60211866 A JP S60211866A JP 59069423 A JP59069423 A JP 59069423A JP 6942384 A JP6942384 A JP 6942384A JP S60211866 A JPS60211866 A JP S60211866A
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JP
Japan
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conductor
semiconductor integrated
integrated circuit
output
section
Prior art date
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Pending
Application number
JP59069423A
Other languages
English (en)
Inventor
Keisuke Okada
圭介 岡田
Masao Nakaya
中屋　雅夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Priority to US06/701,218 priority patent/US4654690A/en
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Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体集積回路にかかり、特に、容量結合回
路の出力側におりる浮遊容量を低減づることができる半
導体ｇＪＡ積回路にｌｌｌするものである。
［従来技術］ 一般に容量素子を通じＣ信号伝搬を行なう回路としては
以下に説明するようなものがあった。第１図は等価回路
図であり、第２図は第１図の回路の一実施例を示すレイ
アウト図である。図において、１は第１の導体、２は第
２の導体であり、これらによって容量素子３が構成され
ている。第１の導体１は入力端５に、第２の導体２は出
力端６にそれぞれ接続している。４は第２の導体に発生
する浮遊容量を示している。
このような構成の回路において、入力端５に印加された
入力信号電圧をＶ、とし、容量３をＣｃ。
浮遊容量４を０５．出力端６に伝搬される出力信号電圧
を■２とすると、このときの入力電圧■。
と出力電圧Ｖ２との関係式は次式（ａ）のごとくあるの
で、出力電圧を大きく取出そうとするとＣｃを大きくす
るか、Ｃ９を小さくすることが必要であるが、Ｃｃを大
きくするためには第２の導体２の面積を大きくする必要
があり、その場合Ｃｓも増加するのでこれらの関係にお
いて矛盾が生じ、微小信号を正確に伝搬することが困難
である欠点があった。
し発明の概要］ この発明は上述のごとき問題点に鑑みこれを有効に解決
すべく創案されたものであり、出力側となる第２の導体
をその表裏両面全面にわたって第１の導体と第３の導体
とで覆い、第２の導体の信号取出部を除く周縁部を囲繞
するように第１の導体と第３の導体との接続部を配置す
ることによって、第２の導体に発生する浮遊容量を小さ
く抑え、微小な信号も正確に伝搬する半導体集積回路を
提供することを目的としている。
「発明の実施例」 以下に本発明の好適一実施例について添付図面に従って
説明する。
第３図は本発明にかかる半導体集積回路の一実施例を示
すレイアウト図であり、第４図は第３図のＩＶ−ＩＶの
線に沿った断面図である。なお、従来技術と同様の構成
部分については同一′１ｔＩ月を付づことによって重複
する説明を省略する。
図示するように、第１の導体１の上には第２の導体２が
風ねられるように設けられており、さらに第２の導体２
の上には第３の導体７が重ねられ第２の導体２の全面を
覆うように設けられている。
第１の導体と第３の導体はコンタクト窓８によつ−（互
いに接続されており、そのコンタクト窓８は第２の導体
２の出力取出部９を除い【その周縁部を囲繞するように
配置さ゛れ（゛いる。
入出力関係は従来同様（ａ）式で表わじるが、第３の導
体７は第２の導体２の出力取出部９をのぞいてその周縁
部全周にわたって第１の導体１と接続しＣいるので、容
量Ｃ９は増大し、浮遊容量Ｃ９は大きく減することにな
る。したがって微小信号を伝搬することが可能になり、
面積の増大も僅かで済むことになる。
なお、第４図の１０は３ｉ　０２の絶縁膜ぐ凸る。
なＪ３、本実施例ではコンタクト窓８は小さく分割され
たものを第２の導体の周縁部を囲繞するように出力取出
部９を除いてそのほぼ全周にわたって配置したが、第５
図に示すごとく、第３の棚体７の一辺あたりの長さにほ
ぼ等しいコンタクト窓８で構成してもよい。
「発明の効果」 以上の説明より明らかなように本発明によれば次のごと
き優れた効果が発揮される。
すなわち、出力端につながる第２の導体をその表裏両面
全面にわたつ−（第１の導体と第３の導体とで覆い、第
２の導体の出力取出部を除いＣ第２の導体の周縁部を囲
繞するように第１の導体と第３の導体とを接続したので
、浮遊容量を減じ、微小信号を正確に伝搬することがで
きる。
【図面の簡単な説明】
第１図は従来の半導体集積回路を示す等価回路図、第２
図は第１図の一実施例を示すレイアウト図、第３図は本
発明にかかる半導体集積回路の一実施例を示すレイアウ
ト図、第４図は第３図の■−■線に沿う断面図、第５図
は本発明にかかる半導体集積回路の他の実施例を示すレ
イアウト図である。 なお、図中１は第１の導体、２は第２の導体、３は容旦
素子、７は第３の導体、９は出力取出部である。 代理人　大　岩　増　雄 第１　図 ３ ： 第２図 第４図 第５図

Claims (1)

  1. 【特許請求の範囲】 第１の導体と第２の導体どからなる容量素子を通じて、
    信号伝搬を行なう回路Ｃあつ−（、前記第１の導体に接
    続される第３の導体を、該第３の導体と前記第１の導体
    との間に前記第２の導体を挾むとともにこれら第３の導
    体と第１の導体とによって前記第２の導体をその表裏両
    面全面にわたって覆うように構成し、 前記第１の導体と第３の導体との接続部が、第２の導体
    の信号取出部を除く周縁部を囲繞して配置されているこ
    とを特徴とする半導体集積回路。
JP59069423A 1984-04-05 1984-04-05 半導体集積回路 Pending JPS60211866A (ja)

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JP59069423A JPS60211866A (ja) 1984-04-05 1984-04-05 半導体集積回路
US06/701,218 US4654690A (en) 1984-04-05 1985-02-13 Capacitive elements with reduced stray capacitance

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