JPH01173641A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の目的］ ＜ｐｉ業上の利用分野ン 本発明は半導体装置およびその製造方法に係り、特に高
迷論理動作回路とか高周波領域におけるアナログ動作回
路用のバイポーラトランジスタのエミッタ電極部の構造
およびその形成方法に関する。

（従来の技術） バイポーラトランジスタの高周波特性を向上させるため
には、エミツタ幅を狭く形成し、ベース・エミッタ間の
接合容ｉｃ、。を低減することが重要である。従来のバ
イポーラトランジスタは、第４図に示すように、エミッ
タ拡散層（ｎ　型エミッタ領域）７９の大きさは、エミ
ッタコンタクト領域を形成する際にリソグラフィ工程に
おける合わせ余裕りを見込む必要があることから、この
コンタクト領域より上記り分だけ広くとる必要があるの
で、エミッタ開口部をリソグラフィ技術の寸法限界まで
微細化できず、前記ＣＪＥｔ−十分低減できなｈという
問題があった。なお、第４図において、７１はｐ−型基
板、７２はｎ　型埋込みノー、７３はｎ型エピタキシャ
ル成長層、７４はＰ　型分離領域、７５はｎ＋型のコレ
クタ引き出し領域、７６および８ノは基板表面上の絶縁
膜（５ｉ０２膜）、７７はｐ型の内部ペース領域、７８
はｒ型の外部ベース領域、８０は前記絶縁膜７６上に形
成された絶縁膜（５ｉｎ２膜）、８２，８３，１１４は
それぞれ金属からなるエミッタ電極、ペース電極、コレ
クタ電極である。

上記したような問題を解決するために、たとえば１９８
５年、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ
　ＤｅｖｉｃｅＭｅｅｔｉｎｇ　（ｐ、　４２３〜４２
６　）におけるＡ、　Ｗａ　ｔ　ａ　ｎａ　ｂｅらによ
る″Ｈｉｇｈ　５ｐｅｅｄ　Ｂ１０ＭＯ８ＶＬＳＩ　Ｔ
ｅｃｈｎｏｌｏｇｙｗｉｔｈ　Ｂｕｒｒｉｅｄ　Ｔｗｉ
ｎ　Ｗｅｌｌ　５ｔｒｕｃｔｕｒｅ”なる報告等に見ら
れるように、多結晶シリコンエミッタ電極構造が採用さ
れている。この構造は、第５図に示すように、エミッタ
拡散窓９０をリングラフィ技内的に見て最小の寸法で開
口したのち、ｎ十多結晶シリコン膜９ノを堆積して上記
開口部付近の一部を残すように・ンター二ンダし、残存
した多結晶シリコン膜９０からｎ型不純物を拡散させて
エミッタ拡散層９２を形成し、こののち絶縁膜８０を形
成して金属配線ａｘ、ｇ７．ｓ４用のコンタクト孔を開
口して上記金属配線を形成したものである。

この構造によって、エミッタ部における金属配線８２用
のコンタクト孔の幅り。より、エミッタ拡散窓９０を小
さくでき、ＣＪＥを十分低減できる。なお、第５図にお
いて、前記第４図中と同一部分には同一符号を付してい
る。

しかし、上記エミッタ拡散窓９０を形成した後に多結晶
シリコン膜９１を成長させる際、この多結晶シリコンと
下地単結晶シリコンとの界面に自然酸化膜が１０〜２０
Ｘ成長してしまう。このような過程を経て形成されたバ
イポーラトランジスタのエミッタ拡散層９２と多結晶シ
リコン９ノとの間に１０〜２０Ｘの自然酸化膜が存在す
る場合におけるベース電流のふるまいについては不透明
な部分が多く、また自然酸化膜は均一に成長せず、ベー
ス電流の値はこの界面自然酸化膜に大きく影響されるの
で、′ｒ１！、流増幅率ｂｆｅが半導体ウエノ・の面内
、ウェハ間、製造時のロット間で大きくばらつき、製造
工程上大きな問題がるる。

（発明が解決しようとする問題点） 本発明は、上記したようにエミッタ拡散窓をリングラフ
ィ技術の寸法限界まで微細化するための多結晶シリコン
エミッタ電極構造は、その製造工程で多結晶シリコンと
単結晶シリコンとの界面に自然酸化膜が成長して電流増
幅率のばらつきが大きくなるなどの問題点があることに
鑑みてなされたもので、エミッタ拡散窓をリングラフィ
技術の寸法限界まで微細化でき、しかもエミッタｆＱ城
（単結晶シリコン）と多結晶シリコンとの界面が存在せ
ず、電流増幅率のばらつきが小さくなる半導体装置およ
びその製造方法を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の半導体装置は、バイポーラトランジスタのエミ
ッタ電極として、ドーピングされた多結晶シリコン上に
高融点金属もしくはそのシリサイドが形成されており、
エミッタ拡散領域上に上記高融点金属もしくはそのクリ
サイドが直接にコンタクトしておシ、このエミッタ拡散
領域上のエミッタ拡散窓が上記高融点金属もしくはその
シリサイド上のエミッタ金属（！ｃ　ｋ用コンタクト孔
と同じかそれよりも狭いことを特徴とする。

また、本発明の半導体装−の製造方法は、上記バイポー
ラトランジスタを製造する際、半纏体裁板表面上のペー
ス酸化膜上に多結晶シリコン族を堆積し、この多結晶シ
リコン膜をエミッタ拡散のために開口し、この多結晶シ
リコン膜をマスクとして前記ベース酸化膜をエツチング
してエミッタ拡散窓を開口し、全面にドーピングを行う
と共にエミッタ拡散領域を形成する。久に、全面に筒融
点金Ｍ４膜もしくはそのシリサイド膜を堆積し、この＊
縞膜もしくはシリサイド族および前記多結晶シリコンの
パターニングを行ってエミッタ１＆ｌ、極を形成するこ
とを特徴とする。

（作用ン 上記バイポーラトノ、・シ゛スタによｔｔぼ、：Ｌ−ミ
ッタ拡散領域に界面自然故化編が存在しないので、その
製造に緑して電流ねｆ−卓の割婢が容易ンこなり、ウェ
ハ面内、ウェハ面、ロット閲での電υＩＬ壇−率のばら
つきが小石くなる。また、エミッタ拡散窓を金属配線用
エミッタコンタクト孔よシ小さく、リングラフィ技術の
寸法限界まで微細化できるので、エミッタ・ペース接合
面積を十分に小さくでき、ＣＪ、を十分小さくでき、良
好な高周波特性が得られる。

また、上記半導体装置の製造方法によれば、上記バイポ
ーラトランジスタのエミッタ′ＩｉＣ極を形成する際に
ペース酸化膜が多結晶シリコン展で保護されてｂるので
、ペース領域の汚染等が防止され、信頼性の高層素子を
実現することができる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図＜＆）乃至（、）はｎｐｎ　Ｗのバイポーラトラ
ンジスタの製造工程を示している。先ず、第１図（、）
に示すように、通常の工程にしたがってｉ板表面の一部
にベース拡散領域（内部ベース領域９および外部ベース
領域８）を形成する。即ち、ボロン等がドーピングされ
たｐ−シリコン基板１にｎ　コレクタ埋込み領域２を選
択的に形成し、エピタキシャル成長法等を用いてｎ型単
結晶層３を成長させる。

次に、ボロン等のｐ型不純物を選択的に拡散し、ｐ＋拡
散領域（分離領域）４を形成して素子分離を行い、リン
等のｎ型不純物を選択的に拡散してコレクタ引き出し拡
散領域５を形成する。こののち、選択酸化を行い、酸化
膜６によりフィールド上とコレクタ領域とペース領域の
形成予定領域とを分離する。次に、基板上の全面に酸化
膜７を５００〜１ｏｏＯＸ程度成長させたのち、イオン
注入法等によｊ５＆ロン等の不純物をドーピングし、内
部ベース領域９および外部ベース領域８を形成する。

次に、第１図（ｂ）に示すように、全面に多結晶シリコ
ン膜１０を成長させたのち、リングラフィ技術を用いて
エミッタ拡散領域となる予定領域に対向する部分１ノの
多結晶シリコンを蝕刻して開口する。さらに、第１図（
ｃ）に示すように、残存した多結晶シリコン膜１０をマ
スクにして酸化ｇ７ｔ−蝕刻し、エミツタ拡散窓１１′
ヲ開口し、イオン注入法等によ！：ＪＡｓ等のｎ型不純
物をド−ピングしてエミッタ拡散領域１２を形成する。

次に、ＭｏＳｉ２　ｊＴｌＳｉ２等の金属シリサイド膜
１３をたとえばスフ４ツタリング法等によって全面に成
長させたのち、第１図（ｄ）に示すように金属シリサイ
ド膜と多結晶シリコン膜とを選択的に蝕刻してポリサイ
ド構造のエミッタ電極１３．１０を形成し、さらに全面
にＣＶＤ　（化学気相成長）酸化膜等の絶縁膜１４を成
長させる。次に、第１図（、）に示すように、上記絶縁
ｗＸ１４に電極用のコンタクト孔を開口し、全面に配線
金属膜（アルミニウム、アルミニウム・シリコン、アル
ミニウム・シリコン・銅の合金等）を形成したのち、パ
ターニングを行うことによってエミッタ電極１５、ペー
ス電極１６、コレクタ電極１７を形成する。

上記実施例の製造工程によれば、基板上の全面に金属シ
リサイド族１３を成長させるとき、ペース拡散領域８，
９上のば化膜７上は多結晶シリコン膜１０で覆われてい
るので、金属シリサイド膜１３をスパッタリング形成す
るときの低温グラズマによるダメージ、汚染等がペース
領域へ入）難くなる。このため、上記ベース拡散領域８
，９上の酸化膜７をたとえば１０００１以下と薄く形成
しても、ペース領域が発生源となる雑音等を十分抑える
ことができ、信頼性の高ｂトランジスタを実現できる。

また、上記酸化膜７を薄くすれば、エミッタ拡散窓１１
’を開口するときの蝕刻が容易になシ、エミッタ拡散窓
１１′の加工精度が向上する。また、エミッタ拡散領域
１２上のコンタクト孔を開口する際、エミッタ拡散窓１
ノ／に直接に合わせる必要がなくなシ、エミッタ拡散窓
１１′を十分狭い幅に設定することが可能になる。

したがって、上記したように製造された第１図（、）に
示す構造のｎｐｎ　）ランジスタによれば、エミッタ拡
散領域１２上は金属シリサイド族１３によシ直接コンタ
クトがとれており、界面自然酸化膜が存在しないので、
電流増幅率の制御が容易になシ、シかもシリコンウェハ
内、ウェア１間、ロット間の電流増幅率のばらつきが十
分小さく抑えられる。さらに、エミッタコンタクト孔の
幅よシエミッタ拡散窓１１′を小さく設定でき、エミッ
タ・ペース捩合面積を十分小さくできるので、Ｃ５８が
十分に低減され、高周波特性も良好である。

第２図は、本発明の他の実施例としてｎｐｎ　）ランジ
スタと絶縁ダート型キャパシタとを同一基板上に形成し
たデバイスの一例を示している。これを製造する工程は
、先ずｐ−型基板２１に選択的にＡｓ　、　Ｓｂ等のｎ
型不純物を拡散してｎ　埋込み層２２を形成し、エピタ
キシャル法等金用いてｎ型単結晶層２３を成長させる。

さらに、ボロン等のｐ型不純物を選択的に拡散してｐ　
領域２４を形成して素子分離を行う。次に、リン等のｎ
型の不純物を選択的に高濃度に拡散してコレクタ取り出
し拡散Ｊ曽２５およびキヤ・母シタ基板側電極取り出し
拡散層２５′を形成する。なお、後述するキャノシタ絶
縁１ＢＱｌ　Ｏ下の単結晶領域２６としては、前記ｎ型
単結晶層２３をそのまま残しておいてもよいし、キヤ・
母シタ容量の電圧依存性を小さくするために前記拡散層
２５　、２５’と同様にｎ型高濃度の拡散を行って拡散
層としてもよい。また、上記単結晶領域２６と前記拡散
層２５′との間の単結晶領域２７は、前記ｎ型単結晶層
２３をそのまま残してもよいし、前記拡散層２５　、２
５’と同様にｎ型高濃度の拡散を行って拡散／Ｑとして
もよい。次に、基板上に選択的に酸化膜２８を形成した
のちペース酸化膜２９、キヤ・母シタ絶縁膜３０を形成
する。

そして、イオン注入法等を用いてボロン等のｐ型不純物
を選択的に″添加して内部ペース３２、外部ペース３１
を形成する。次に、多結晶シリコン膜３３を成長させ、
リングラフィ技術を用いて上記多結晶シリコン膜３３を
パターニングし、さらに残存した多結晶シリコン膜３３
をマスクにして前記ペース酸化膜２９を蝕刻してエミッ
タ拡散窓を開口する。そして、イオン注入法等を用いて
Ａａ等のｎｆｉ不純物を全面に拡散し、エミッタ拡散領
域３７の形成および多結晶シリコン膜３３のドーピング
を同時に行う。次に、低温プラズマを用いたスフ４ツタ
リング法によυＭｏ５１２等の金属シリサイドｐＡ３４
をたとえば２０００Ｘ程度成長させる。

このとき、ペース酸化膜２９上とキャノ卆シタ絶縁膜３
０上は多結晶シリコンＢ！Ｘ３３によシ保護されている
ので、スパッタリング時におけるプラズマダメージ、汚
染等の影響を受けない。また、エミッタ拡散領域３７上
には界面自然酸化膜が成長せず、ｎｐｎ　）ランジスタ
の電流増幅率の制御が容易である。次に、リソグラフィ
技術を用いて前記金属シリサイド膜３４、多結晶シリコ
ン膜３３を７９ターニングし、エミッタ電極およびキャ
ノ量シタ電極を形成し、さらに全面に絶縁膜３５を成長
させ、これにコンタクト孔を開口したのちＡｔ、　Ａ／
、−８ｉ。

Ａｔ−８１−Ｃｕ等の配線金属３６を形成する。この場
合、配線金属３６とエミッタ電極３４とをつなぐコンタ
クト孔はエミッタ電極３４に合わせて形成すればよいの
で、エミッタ拡散領域３７上の拡散窓の寸法は十分狭く
設定でき、Ｃ５つが低減され、高周改特性が改善される
。

第３図は本発明のさらに他の実り例として、ｎｐｎトラ
ンジスタ、ｎチャ洋ルＭＯ８）ランジスタ、ｐチャネル
ＭＯ８）ランジスタを同一基板上に形成してなるＢ１−
ＣＭＯＳデバイスの一例を示している。これを製造する
工程は、先ずｐ−鼻板４１にＡｓ、Ｓｂ等のｎ型不純物
を選択的に拡散してｎ　埋込み層４２を形成し、がロン
等のｐ型不純物を選択的に拡散してｐ　埋込み層４３を
形成したのち、エピタキシャル成長法等を用いてｎ型単
結晶層４４．４４’を形成する。次に、ボロン等のｐ型
不純物を選択的に拡散してｐ型ウェル領域４６、ｐ十素
子分離領域４７を形成し、リン等のｎ型不純物を選択的
に拡散してｎｆｉウェル領域４５、ｎ　コレクタ取り出
し拡散層４８を形成する。なお、前記単結晶層４４をｐ
型とし、前記領域４４’、　４５をｎ型ウェル領域、前
記４６．４７をｐ型単結晶層としてもよい。

次に、選択的に酸化膜４９を形成したのち、ベース酸化
膜５１．）ｆ−）酸化膜５０を形成し、さらにイオン注
入法等を用いてリン等のｎ型不純物を選択的に拡散して
ｎチャネル層５３を形成し、またポロン等のｐ型不純物
を選択的に拡散してｐチャネル層５２、内部ペース５７
、外部ベース５６を形成する。次に、多結晶シリコン膜
５９を成長させ、リングラフィ拡散を用いて上記多結晶
シリコン膜５９をパターニングし、この残存した多結晶
シリコン膜５９をマスクにしてベース酸化膜５１をエツ
チングし、さらにイオン注入等によシＡｓ等のｎ型不純
物を全面に拡散し、エミッタ拡散領域５８の形成および
多結晶シリコンゲートのドーピングを同時に行う０次に
、Ｍｏ　Ｓ　ｘ　２等の金属シリサイド膜６０を低温グ
ラズマを用いたスパッタリング法等によシ成長させる。

このとき、ダート酸化膜５０およびペース酸化膜５１上
は多結晶シリコン膜５９によシ被援されているので、ス
パッタリング時におけるプラズマダメージ、汚染等の影
響を受けない。また、エミッタ拡散領域５８上には界面
自然酸化膜が成長せず、ｎｐｎ　）ランジスタの電流増
幅率の制御が容易である０次に、リングラフィ技術を用
いて金属シリサイド膜６０および多結晶シリコン腺５９
を選択的に蝕刻してエミッタ電極およびダート電極を形
成し、さらにイオン注入法等によシＡ３等のｎｆｉ不純
物を選択的にドーピングしてｎチャネルトランジスタの
ソース。

ドレイン領域６４を形成し、またメロン等のｐ型不純物
を選択的にドーピングしてｐチャネルトランジスタのソ
ース、ドレイン領域６５を形成する。

次に、絶縁膜６１′５ｃ成長させ、これに金属配線用の
コンタクト孔を開口したのち金属配線６２を形成する。

この場合、エミッタ拡散領域５８上のエミッタ拡散窓の
サイズは、上記コンタクト孔のサイズに影響を受けない
ので小さく設定しておくことができ、ＣＪＩの十分小さ
いｎｐｎ　）ランジスタが実現可能である。

なお、上記各実施例における簡融点金属のシリサイド展
に代えてＭｏ、Ｔｌなどの高融点金属を用いても同様な
効果が得られる。また、上記実施例における多結晶シリ
コン膜と金属シリサイド膜（もしくは高融点金属）との
二層膜を、′ｋｉ極だけでなく配厭として用いるように
してもよい。

［発明の効果コ 上述したように本発明によれば、バイポーラトランジス
タあるいは同一基板上にバイポーラトランジスタ、絶縁
ダート型素子が共存する半導体装置に通用した場合、エ
ミッタ拡欣演域に界面自然酸化膜が存任しないので、電
流増幅率の制御が容易になり、ウェハ面内、ウェハ間、
製造ロフト間での電流増幅率のばらつきが小さくなる。

また、エミッタ拡散窓を金属配線用エミッタコンタクト
孔よりも小さく、リソグラフィ技術の寸法限界まで微細
化できるので、エミッタ・ベース接合面積を十分小さく
でき、ＣＪｌｉを十分小ちくでき、良好な渦ｊ＠波特性
が得られる・ ｌだ、本発明の半導体装置の＆！遣方床によれば、上記
バイポーラトランジスタのエミッタ電極全形成する際に
ベース酸化膜が多結晶シリコン族で原画されているので
、ベース領域の汚染等が防止され、信頼性の高い素子を
実現することができる。

【図面の簡単な説明】

第１図（、）乃至（ｅ）ｕ本発明の−実り例に保るｎｐ
ｎ　）ランノスタの製通工橿を示すウェハ断面図、第２
図および第３図はそれぞれ本発明の他の実施例に係る牛
導体装置＋ｌｌ示すウェハ断面図、第４図および第５図
はそれぞれ従来のｎｐｎ　）ランジスタを示す断面図で
ある。 １．２１．４１・・・基板、２，２２．４２・・・堀込
み鳩、ｓ　、　ｘ　ｓ　、　４４′−・・エピタキシャ
ル増、４゜２４．４７・・・分離領域、５，２５．４８
・・・コレクタ取り出し電極用拡散領域、６，７，１４
．２Ｂ。 ２９．３０，３５，４９，５０，５１．６１・・・酸化
層、８，３１，５６・・・外部ペース領域、９゜３２．
５７・・・内部ペース領域、１０，３３，５９・・・多
結晶シリコン膜、１１・・・開口部、ｊ　１’・・・エ
ミッタ拡散窓、１２．３７．５８・・・エミッタ拡散領
域、１３，３４．６０・・・金属シリサイド膜、１５゜
３６．６２・・・エミッタ電極。 出願人代理人　　弁理士　卸　江　武　彦第４図

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に開口部を有する第１
   の絶縁膜が形成されており、この第１の絶縁膜が存在し
   ない半導体基板表面に第２導電型の第１の拡散層が少な
   くとも１つ以上形成されている半導体装置において、少
   なくとも上記第１の拡散層の周辺の第１の絶縁膜上に非
   単結晶シリコン膜が形成されており、この非単結晶シリ
   コン膜に前記第１の拡散層と同一の不純物がドーピング
   されており、上記非単結晶シリコン膜上と前記第１の拡
   散層表面に高融点金属もしくはそのシリサイドが存在し
   、金属配線と上記高融点金属もしくはそのシリサイドと
   のコンタクト孔の下に前記第１の拡散層が存在し、上記
   第１の拡散層の大きさが前記コンタクト孔の大きさと同
   じかそれより狭くなっている部分が少なくとも１ケ所存
   在することを特徴とする半導体装置。
2. （２）バイポーラトランジスタを少なくとも１つ以上有
   する半導体装置において、前記第１の拡散層はエミッタ
   拡散層であることを特徴とする前記特許請求の範囲第１
   項記載の半導体装置。
3. （３）少なくとも１つのバイポーラトランジスタと少な
   くとも１つの絶縁ゲート型キャパシタとを有する半導体
   装置において、前記第１の拡散層はエミッタ拡散層であ
   り、前記非単結晶シリコン膜は前記第１の絶縁膜上およ
   び前記絶縁ゲート型キャパシタの絶縁膜上に形成されて
   いることを特徴とする前記特許請求の範囲第１項記載の
   半導体装置。
4. （４）少なくとも１つのバイポーラ型トランジスタと少
   なくとも１つのｎチャネルＭＯＳ型トランジスタもしく
   はｐチャネルＭＯＳ型トランジスタとを有する半導体装
   置において、前記第１の拡散層はエミッタ拡散層であり
   、前記非単結晶シリコン膜は前記第１の絶縁膜上および
   前記ＭＯＳトランジスタのゲート絶縁膜上に形成されて
   いることを特徴とする前記特許請求の範囲第１項記載の
   半導体装置。
5. （５）バイポーラトランジスタあるいはバイポーラトラ
   ンジスタを少なくとも１つ以上有する半導体装置を製造
   する際、ベース酸化膜上に非単結晶シリコン膜を形成し
   、この非単結晶シリコン膜をエミッタ拡散のために開口
   し、この非単結晶シリコン膜をマスクにして前記ベース
   酸化膜をエッチングしてエミッタ拡散孔を開口し、上記
   非単結晶シリコン膜に不純物のドーピングを行うと同時
   にこれをマスクにしてエミッタ拡散を行い、次に全面に
   高融点金属膜もしくはそのシリサイド膜を形成すること
   によってエミッタ拡散領域とのコンタクトをとったのち
   前記非単結晶シリコン膜と共にエミッタ電極のパターニ
   ングを行うことを特徴とする半導体装置の製造方法。