JPH0744231B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH0744231B2 JPH0744231B2 JP1291206A JP29120689A JPH0744231B2 JP H0744231 B2 JPH0744231 B2 JP H0744231B2 JP 1291206 A JP1291206 A JP 1291206A JP 29120689 A JP29120689 A JP 29120689A JP H0744231 B2 JPH0744231 B2 JP H0744231B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路およびその製造方法に係り、
特にバイポーラ（Bipolar）トランジスタおよび相補性
絶縁ゲート型（CMOS）トランジスタが同一チップ上に形
成されてなるBi−CMOS型の半導体集積回路およびその製
造方法に関する。
特にバイポーラ（Bipolar）トランジスタおよび相補性
絶縁ゲート型（CMOS）トランジスタが同一チップ上に形
成されてなるBi−CMOS型の半導体集積回路およびその製
造方法に関する。
（従来の技術） 近年、電子機器の小型化、低消費電力化は著しいものが
あり、これを推進しているのが半導体技術であり、半導
体集積回路（IC）、大規模集積回路（LSI）の微細化、
高集積化、高速化が急激に進んでいる。この中で、バイ
ポーラトランジスタの駆動能力、高速性、高アナログ性
能と、CMOSトランジスタの高集積度、低消費電力の両方
の長所を有するBi−CMOS技術が注目され、各種の分野に
応用され始めている。
あり、これを推進しているのが半導体技術であり、半導
体集積回路（IC）、大規模集積回路（LSI）の微細化、
高集積化、高速化が急激に進んでいる。この中で、バイ
ポーラトランジスタの駆動能力、高速性、高アナログ性
能と、CMOSトランジスタの高集積度、低消費電力の両方
の長所を有するBi−CMOS技術が注目され、各種の分野に
応用され始めている。
Bi−CMOS技術では、当然、同一半導体基板上に、バイポ
ーラトランジスタの回路部とCMOSトランジスタの回路部
とが共存することになるが、CMOS回路部のディジタル動
作は、バイポーラ回路部のアナログ動作に比べて、電圧
変化が非常に大きく、ノイズを発生し易い。そこで、CM
OS回路部で発生したノイズがバイポーラ回路部に影響し
ないようにするために、従来は、バイポーラ回路部とCM
OS回路部との電源ライン、接地ラインを別々にすると
か、両回路部相互間の距離を十分に離すとかのパターン
設計的な対策を講じてきたが、十分な効果は得られてい
ない。
ーラトランジスタの回路部とCMOSトランジスタの回路部
とが共存することになるが、CMOS回路部のディジタル動
作は、バイポーラ回路部のアナログ動作に比べて、電圧
変化が非常に大きく、ノイズを発生し易い。そこで、CM
OS回路部で発生したノイズがバイポーラ回路部に影響し
ないようにするために、従来は、バイポーラ回路部とCM
OS回路部との電源ライン、接地ラインを別々にすると
か、両回路部相互間の距離を十分に離すとかのパターン
設計的な対策を講じてきたが、十分な効果は得られてい
ない。
なお、第３図は、従来のBi−CMOS集積回路の一部の断面
構造を示しており、31はＰ型シリコン基板、321および3
22はN+埋込み層、33はＰ型エピタキシャル層、341はN+
埋込み層321上のＰチャネルMOSトランジスタ形成領域用
の第１のＮウェル拡散層、342はN+埋込み層322上のNPN
トランジスタ形成領域用の第２のＮウェル拡散層、35は
上記第２のＮウェル拡散層342の表面の一部からN+埋込
み層322に連なるように拡散されたディープN+拡散層、3
6は素子分離領域（フィールド酸化膜）、37はゲート酸
化膜、38はＰチャネルMOSトランジスタのゲート電極、3
9はＮチャネルMOSトランジスタのゲート電極、40はNPN
トランジスタの内部ベース領域（P-拡散層）、41はＮチ
ャネルトランジスタのドレイン・ソース領域（N+拡散
層）、42はNPNトランジスタのエミッタ領域（N+領
域）、43はＰチャネルトランジスタのドレイン・ソース
領域（P+拡散層）、44はNPNトランジスタの外部ベース
領域（P+拡散層）、45は層間絶縁膜、46および47はNPN
トランジスタのエミッタエミッタ電極およびベース電
極、48はNPNトランジスタのコレクタ領域に連なるディ
ープN+拡散層35にコンタクトしたコレクタ電極、49およ
び50はＰチャネルトランジスタのドレイン・ソース電
極、51および52はＮチャネルトランジスタのドレイン・
ソース電極である。
構造を示しており、31はＰ型シリコン基板、321および3
22はN+埋込み層、33はＰ型エピタキシャル層、341はN+
埋込み層321上のＰチャネルMOSトランジスタ形成領域用
の第１のＮウェル拡散層、342はN+埋込み層322上のNPN
トランジスタ形成領域用の第２のＮウェル拡散層、35は
上記第２のＮウェル拡散層342の表面の一部からN+埋込
み層322に連なるように拡散されたディープN+拡散層、3
6は素子分離領域（フィールド酸化膜）、37はゲート酸
化膜、38はＰチャネルMOSトランジスタのゲート電極、3
9はＮチャネルMOSトランジスタのゲート電極、40はNPN
トランジスタの内部ベース領域（P-拡散層）、41はＮチ
ャネルトランジスタのドレイン・ソース領域（N+拡散
層）、42はNPNトランジスタのエミッタ領域（N+領
域）、43はＰチャネルトランジスタのドレイン・ソース
領域（P+拡散層）、44はNPNトランジスタの外部ベース
領域（P+拡散層）、45は層間絶縁膜、46および47はNPN
トランジスタのエミッタエミッタ電極およびベース電
極、48はNPNトランジスタのコレクタ領域に連なるディ
ープN+拡散層35にコンタクトしたコレクタ電極、49およ
び50はＰチャネルトランジスタのドレイン・ソース電
極、51および52はＮチャネルトランジスタのドレイン・
ソース電極である。
（発明が解決しようとする課題） 上記したように従来のBi−CMOS集積回路は、CMOS回路部
で発生したノイズがバイポーラ回路部に影響しないよう
にするために、バイポーラ回路部とCMOS回路部との電源
ライン、接地ラインを別々にするとか、両回路部相互間
の距離を十分に離すとかのパターン設計的な対策を講じ
ているが、十分な効果は得られていないというという問
題がある。
で発生したノイズがバイポーラ回路部に影響しないよう
にするために、バイポーラ回路部とCMOS回路部との電源
ライン、接地ラインを別々にするとか、両回路部相互間
の距離を十分に離すとかのパターン設計的な対策を講じ
ているが、十分な効果は得られていないというという問
題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、CMOS回路部で発生したノイズがバイポーラ回
路部に影響しなくなり、かつ、CMOS回路部を島吊りする
ことが可能になり、しかも、構造が比較的簡易で製造プ
ロセスの追加が少なくて済む半導体集積回路およびその
製造方法を提供することにある。
の目的は、CMOS回路部で発生したノイズがバイポーラ回
路部に影響しなくなり、かつ、CMOS回路部を島吊りする
ことが可能になり、しかも、構造が比較的簡易で製造プ
ロセスの追加が少なくて済む半導体集積回路およびその
製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、バイポーラトランジスタお
よび相補性絶縁ゲート型トランジスタが同一半導体チッ
プ上に形成された半導体集積回路において、上記相補性
絶縁ゲート型トランジスタ部は、周囲の半導体基板部お
よび他の島部から完全に分離された半導体基板とは逆導
電型の島状のエピタキシャル層中に形成されており、こ
の島状のエピタキシャル層を周囲から分離する領域にコ
ンタクトした電極が形成されていることを特徴とする。
よび相補性絶縁ゲート型トランジスタが同一半導体チッ
プ上に形成された半導体集積回路において、上記相補性
絶縁ゲート型トランジスタ部は、周囲の半導体基板部お
よび他の島部から完全に分離された半導体基板とは逆導
電型の島状のエピタキシャル層中に形成されており、こ
の島状のエピタキシャル層を周囲から分離する領域にコ
ンタクトした電極が形成されていることを特徴とする。
また、本発明の半導体集積回路の製造方法は、バイポー
ラトランジスタおよび相補性絶縁ゲート型トランジスタ
を同一半導体チップ上に形成する際、半導体基板の表面
に形成された半導体基板とは逆導電型のエピタキシャル
層中に、周囲の半導体基板部および他の島部から完全に
分離された島を形成する工程と、この島状のエピタキシ
ャル層中に相補性絶縁ゲート型トランジスタを形成する
工程と、この島状のエピタキシャル層を周囲から分離す
る領域にコンタクトした電極を形成する工程とを具備す
ることを特徴とする。
ラトランジスタおよび相補性絶縁ゲート型トランジスタ
を同一半導体チップ上に形成する際、半導体基板の表面
に形成された半導体基板とは逆導電型のエピタキシャル
層中に、周囲の半導体基板部および他の島部から完全に
分離された島を形成する工程と、この島状のエピタキシ
ャル層中に相補性絶縁ゲート型トランジスタを形成する
工程と、この島状のエピタキシャル層を周囲から分離す
る領域にコンタクトした電極を形成する工程とを具備す
ることを特徴とする。
（作 用） 本発明の半導体集積回路は、CMOS回路部が周囲の半導体
基板部および他の島から完全に分離された島状のエピタ
キシャル層中に形成されているので、CMOS回路部で発生
したノイズがバイポーラ回路部に影響しなくなる。従っ
て、半導体集積回路の動作マージンが増大すると共に誤
動作が防止されるばかりでなく、バイポーラ回路部とCM
OS回路部との電源ライン、接地ラインを別々にすると
か、両回路部相互間の距離を十分に離すとかのパターン
設計的な対策を講じる必要がなくなるので、集積度が向
上し、外部ピン数の削減が可能となる。また、CMOS回路
部の島状のエピタキシャル層を周囲から分離する領域に
コンタクトした電極が形成されているので、この電極に
所望の電位を印加することにより上記島状のエピタキシ
ャル層の電位を他の島の電位とは独立に任意に選択設定
する（島吊り）ことが可能になっている。
基板部および他の島から完全に分離された島状のエピタ
キシャル層中に形成されているので、CMOS回路部で発生
したノイズがバイポーラ回路部に影響しなくなる。従っ
て、半導体集積回路の動作マージンが増大すると共に誤
動作が防止されるばかりでなく、バイポーラ回路部とCM
OS回路部との電源ライン、接地ラインを別々にすると
か、両回路部相互間の距離を十分に離すとかのパターン
設計的な対策を講じる必要がなくなるので、集積度が向
上し、外部ピン数の削減が可能となる。また、CMOS回路
部の島状のエピタキシャル層を周囲から分離する領域に
コンタクトした電極が形成されているので、この電極に
所望の電位を印加することにより上記島状のエピタキシ
ャル層の電位を他の島の電位とは独立に任意に選択設定
する（島吊り）ことが可能になっている。
また、本発明の半導体集積回路の製造方法は、上記した
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができる。
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｃ）は、本発明の一実施例に係るBi
−CMOS集積回路の製造工程の一例を示している。即ち、
先ず、第１図（ａ）に示すように、約25Ω・cmのＰ型シ
リコン基板１を1000℃で酸化処理し、その表面に厚さが
0.8μｍ程度の酸化膜（図示せず）を形成する。次に、P
EP（フォトエッチングプロセス）処理により上記酸化膜
の一部を開口し、この酸化膜をマスクとしてSb（アンチ
モン）ドープにより約20Ω／□の第１のN+埋込み層21お
よび第２のN+埋込み層22を選択的に形成する。次に、上
記酸化膜を剥離し、1000℃で酸化処理して厚さが1000Å
程度の酸化膜（図示せず）を形成した後、フォトレジス
トパターンをマスクとしてボロンイオンを注入して前記
第２のN+埋込み層22の一部上および前記N+埋込み層21お
よび22の間にP+埋込み層３を形成する。次に、上記酸化
膜を剥離し、リン（Ｐ）ドープされたＮ型エピタキシャ
ル層４を基板上に成長させる。この時、エピタキシャル
層４の濃度ρVGは〜1.5Ω・cm程度とし、その厚さtVGは
〜３μｍ程度にする。次に、1000℃で酸化処理して厚さ
が500Å程度の酸化膜（図示せず）を形成した後、フォ
トレジストパターンをマスクとしてボロンイオンおよび
リンイオンを注入する。次に、上記酸化膜を剥離し、CV
D（気相成長）法により厚さが3000Å程度のアンドープC
VD酸化膜を基板上に堆積し、この後、1150℃で熱拡散処
理する。これにより、前記P+埋込み層３に連なるＰウェ
ル拡散層５および前記第１のN+埋込み層21に連なる第１
のディープN+拡散層61および前記第２のN+埋込み層22に
連なってCMOSトランジスタ領域を囲むように第２のディ
ープN+拡散層62が形成される。
−CMOS集積回路の製造工程の一例を示している。即ち、
先ず、第１図（ａ）に示すように、約25Ω・cmのＰ型シ
リコン基板１を1000℃で酸化処理し、その表面に厚さが
0.8μｍ程度の酸化膜（図示せず）を形成する。次に、P
EP（フォトエッチングプロセス）処理により上記酸化膜
の一部を開口し、この酸化膜をマスクとしてSb（アンチ
モン）ドープにより約20Ω／□の第１のN+埋込み層21お
よび第２のN+埋込み層22を選択的に形成する。次に、上
記酸化膜を剥離し、1000℃で酸化処理して厚さが1000Å
程度の酸化膜（図示せず）を形成した後、フォトレジス
トパターンをマスクとしてボロンイオンを注入して前記
第２のN+埋込み層22の一部上および前記N+埋込み層21お
よび22の間にP+埋込み層３を形成する。次に、上記酸化
膜を剥離し、リン（Ｐ）ドープされたＮ型エピタキシャ
ル層４を基板上に成長させる。この時、エピタキシャル
層４の濃度ρVGは〜1.5Ω・cm程度とし、その厚さtVGは
〜３μｍ程度にする。次に、1000℃で酸化処理して厚さ
が500Å程度の酸化膜（図示せず）を形成した後、フォ
トレジストパターンをマスクとしてボロンイオンおよび
リンイオンを注入する。次に、上記酸化膜を剥離し、CV
D（気相成長）法により厚さが3000Å程度のアンドープC
VD酸化膜を基板上に堆積し、この後、1150℃で熱拡散処
理する。これにより、前記P+埋込み層３に連なるＰウェ
ル拡散層５および前記第１のN+埋込み層21に連なる第１
のディープN+拡散層61および前記第２のN+埋込み層22に
連なってCMOSトランジスタ領域を囲むように第２のディ
ープN+拡散層62が形成される。
次に、上記CVD酸化膜を剥離し、1000℃で酸化処理して
厚さが900Å程度の酸化膜（図示せず）およびその上の
厚さが2000Å程度の窒化シリコン膜（図示せず）を連続
的に形成し、活性領域以外の窒化シリコン膜を除去し、
素子分離領域形成用のフォトレジストパターンをマスク
として第１図（ｂ）に示すP-フィールド反転防止層７お
よびN-フィールド反転防止層８を形成するためにイオン
注入を行う。この後、上記窒化シリコン膜をマスクとし
て、1000℃で酸化処理して厚さが9000Å程度のフィール
ド酸化膜（SiO2膜）９を形成し、上記酸化膜および窒化
シリコン膜を除去し、950℃で厚さが400Å程度のゲート
酸化膜（SiO2膜）10を形成する。次に、CVD法により、
全面に厚さが4000Å程度のアンドープ多結晶シリコン膜
を堆積し、950℃でリン拡散を行い、上記多結晶シリコ
ン膜をN+型に導体化する。次に、PEP処理および反応性
イオンエッチング（RIE）法により上記多結晶シリコン
膜をパターニングして、ＰチャネルMOSトランジスタの
ゲート電極111およびＮチャネルMOSトランジスタのゲー
ト電極112を形成する。次に、フォトレジストパターン
をマスクとして、ボロンイオンを注入し、NPNトランジ
スタの内部ベース領域に対応するP-拡散層12を形成す
る。次に、フォトレジストパターンをマスクとして、前
記ゲート酸化膜10を剥離し、砒素（As）イオンを注入
し、ＮチャネルMOSトランジスタのドレイン・ソース領
域（N+領域）13を形成する。
厚さが900Å程度の酸化膜（図示せず）およびその上の
厚さが2000Å程度の窒化シリコン膜（図示せず）を連続
的に形成し、活性領域以外の窒化シリコン膜を除去し、
素子分離領域形成用のフォトレジストパターンをマスク
として第１図（ｂ）に示すP-フィールド反転防止層７お
よびN-フィールド反転防止層８を形成するためにイオン
注入を行う。この後、上記窒化シリコン膜をマスクとし
て、1000℃で酸化処理して厚さが9000Å程度のフィール
ド酸化膜（SiO2膜）９を形成し、上記酸化膜および窒化
シリコン膜を除去し、950℃で厚さが400Å程度のゲート
酸化膜（SiO2膜）10を形成する。次に、CVD法により、
全面に厚さが4000Å程度のアンドープ多結晶シリコン膜
を堆積し、950℃でリン拡散を行い、上記多結晶シリコ
ン膜をN+型に導体化する。次に、PEP処理および反応性
イオンエッチング（RIE）法により上記多結晶シリコン
膜をパターニングして、ＰチャネルMOSトランジスタの
ゲート電極111およびＮチャネルMOSトランジスタのゲー
ト電極112を形成する。次に、フォトレジストパターン
をマスクとして、ボロンイオンを注入し、NPNトランジ
スタの内部ベース領域に対応するP-拡散層12を形成す
る。次に、フォトレジストパターンをマスクとして、前
記ゲート酸化膜10を剥離し、砒素（As）イオンを注入
し、ＮチャネルMOSトランジスタのドレイン・ソース領
域（N+領域）13を形成する。
次に、フォトレジストを剥離し、900℃で酸化処理して
熱酸化膜（図示せず）を形成した後、フォトレジストパ
ターンをマスクとしてボロンイオンを注入し、第１図
（ｃ）に示すように、NPNトランジスタの外部ベース領
域に対応するP+拡散層141およびＰチャネルMOSトランジ
スタのドレイン・ソース領域（P+領域）142を形成す
る。次に、フォトレジストパターンをマスクとして砒素
（As）イオンを注入し、NPNトランジスタのエミッタ領
域に対応するN+拡散層15を形成する。次に、CVD法によ
り層間絶縁膜16としてアンドープCVD酸化膜およびボロ
ン・リンシリカガラス（BPSG）膜を連続的に堆積し、95
0℃でメルトおよびリンゲッター処理を行う。次に、コ
ンタクト領域形成用のPEP処理を行い、これをマスクと
してRIE法により上記層間絶縁膜16（BPSG膜およびアン
ドープCVD酸化膜）をエッチングして電極コンタクトホ
ールを開口する。次に、金属または金属化合物による電
極および配線を形成するために、例えば8000Å程度の厚
さを有するアルミニウム−シリコン（Al−Si）のスパッ
ターおよびパターニングを行う。これにより、NPNトラ
ンジスタのエミッタ領域（N+拡散層）15およびベース領
域（P+拡散層）141に各対応してコンタクトしたエミッ
タ電極171およびベース電極172と、NPNトランジスタの
コレクタ領域に連なる第１のディープN+拡散層61にコン
タクトしたコレクタ電極173と、ＰチャネルMOSトランジ
スタのドレイン・ソース領域（N+領域）142にコンタク
トしたドレイン・ソース電極174と、ＮチャネルMOSトラ
ンジスタのドレイン・ソース領域（N+領域）13にコンタ
クトしたドレイン・ソース電極175と、CMOS領域を島状
に囲む第２のディープN+拡散層62にコンタクトした島吊
り用の電極176が形成される。
熱酸化膜（図示せず）を形成した後、フォトレジストパ
ターンをマスクとしてボロンイオンを注入し、第１図
（ｃ）に示すように、NPNトランジスタの外部ベース領
域に対応するP+拡散層141およびＰチャネルMOSトランジ
スタのドレイン・ソース領域（P+領域）142を形成す
る。次に、フォトレジストパターンをマスクとして砒素
（As）イオンを注入し、NPNトランジスタのエミッタ領
域に対応するN+拡散層15を形成する。次に、CVD法によ
り層間絶縁膜16としてアンドープCVD酸化膜およびボロ
ン・リンシリカガラス（BPSG）膜を連続的に堆積し、95
0℃でメルトおよびリンゲッター処理を行う。次に、コ
ンタクト領域形成用のPEP処理を行い、これをマスクと
してRIE法により上記層間絶縁膜16（BPSG膜およびアン
ドープCVD酸化膜）をエッチングして電極コンタクトホ
ールを開口する。次に、金属または金属化合物による電
極および配線を形成するために、例えば8000Å程度の厚
さを有するアルミニウム−シリコン（Al−Si）のスパッ
ターおよびパターニングを行う。これにより、NPNトラ
ンジスタのエミッタ領域（N+拡散層）15およびベース領
域（P+拡散層）141に各対応してコンタクトしたエミッ
タ電極171およびベース電極172と、NPNトランジスタの
コレクタ領域に連なる第１のディープN+拡散層61にコン
タクトしたコレクタ電極173と、ＰチャネルMOSトランジ
スタのドレイン・ソース領域（N+領域）142にコンタク
トしたドレイン・ソース電極174と、ＮチャネルMOSトラ
ンジスタのドレイン・ソース領域（N+領域）13にコンタ
クトしたドレイン・ソース電極175と、CMOS領域を島状
に囲む第２のディープN+拡散層62にコンタクトした島吊
り用の電極176が形成される。
次に、所望の特性を得るように450℃でホーミング処理
し、CVD法により表面保護膜（図示せず）を形成し、ボ
ンディングパッド領域形成用のPEP処理を行って完成す
る。
し、CVD法により表面保護膜（図示せず）を形成し、ボ
ンディングパッド領域形成用のPEP処理を行って完成す
る。
上記したように形成されたBi−CMOS集積回路において
は、第１図（ｃ）に示すように、周囲の半導体基板部お
よび他の島から完全に分離された島状のＮ型エピタキシ
ャル層およびＰウェル領域にCMOSトランジスタが形成さ
れているので、CMOS回路部で発生したノイズがバイポー
ラ回路部に影響しなくなる。
は、第１図（ｃ）に示すように、周囲の半導体基板部お
よび他の島から完全に分離された島状のＮ型エピタキシ
ャル層およびＰウェル領域にCMOSトランジスタが形成さ
れているので、CMOS回路部で発生したノイズがバイポー
ラ回路部に影響しなくなる。
従って、半導体集積回路の動作マージンが増大すると共
に誤動作が防止されるばかりでなく、バイポーラ回路部
とCMOS回路部との電源ライン、接地ラインを別々にする
とか、両回路部相互間の距離を十分に離すとかのパター
ン設計的な対策を講じる必要がなくなるので、集積度が
向上し、外部ピン数の削減が可能となる。
に誤動作が防止されるばかりでなく、バイポーラ回路部
とCMOS回路部との電源ライン、接地ラインを別々にする
とか、両回路部相互間の距離を十分に離すとかのパター
ン設計的な対策を講じる必要がなくなるので、集積度が
向上し、外部ピン数の削減が可能となる。
また、上記実施例のBi−CMOS集積回路においては、島状
のCMOSトランジスタ領域を周囲から分離する領域にコン
タクトした電極が形成されているので、この島状のCMOS
トランジスタ領域の基板電位を他の島の基板電位とは独
立に任意に選択設定する（島吊り）ことが可能になって
いる。
のCMOSトランジスタ領域を周囲から分離する領域にコン
タクトした電極が形成されているので、この島状のCMOS
トランジスタ領域の基板電位を他の島の基板電位とは独
立に任意に選択設定する（島吊り）ことが可能になって
いる。
しかも、構造が比較的簡易であり、従来例のBi−CMOS集
積回路と比べてプロセスの追加は少なくて済む。
積回路と比べてプロセスの追加は少なくて済む。
第２図は、他の実施例に係るBi−CMOS集積回路の一部の
断面構造を示しており、第１図（ｃ）に示した前記実施
例のBi−CMOS集積回路と比べて、第２のディープN+拡散
層62に代えて、Ｎウェル拡散層18およびその表面部のN+
拡散層19が形成されている点が異なり、その他は同じで
あるので、第１図（ｃ）中と同一符号を付している。ま
た、第２図のBi−CMOS集積回路の製造方法としては、前
述したBi−CMOS集積回路の製造方法と比べて、第２のデ
ィープN+拡散層62の形成工程に代えてＮウェル拡散層18
の形成工程を実施し、Ｎチャネルトランジスタのドレイ
ン・ソース領域（N+拡散層）13の形成時に上記N+拡散層
19を形成すればよく、その他は同じである。
断面構造を示しており、第１図（ｃ）に示した前記実施
例のBi−CMOS集積回路と比べて、第２のディープN+拡散
層62に代えて、Ｎウェル拡散層18およびその表面部のN+
拡散層19が形成されている点が異なり、その他は同じで
あるので、第１図（ｃ）中と同一符号を付している。ま
た、第２図のBi−CMOS集積回路の製造方法としては、前
述したBi−CMOS集積回路の製造方法と比べて、第２のデ
ィープN+拡散層62の形成工程に代えてＮウェル拡散層18
の形成工程を実施し、Ｎチャネルトランジスタのドレイ
ン・ソース領域（N+拡散層）13の形成時に上記N+拡散層
19を形成すればよく、その他は同じである。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、バイ
ポーラトランジスタおよびCMOSトランジスタが同一半導
体チップ上に共存する半導体集積回路において、CMOSト
ランジスタが周囲の半導体基板部および他の島から完全
に分離された島状の基板領域に形成されているので、CM
OS回路部で発生したノイズがバイポーラ回路部に影響し
なくなる。従って、半導体集積回路の動作マージンが増
大すると共に誤動作が防止されるばかりでなく、バイポ
ーラ回路部とCMOS回路部との電源ライン、接地ラインを
別々にするとか、両回路部相互間の距離を十分に離すと
かのパターン設計的な対策を講じる必要がなくなるの
で、集積度を向上させ、外部ピン数を削減することがで
きる。また、島状のCMOSトランジスタ領域を周囲から分
離する領域にコンタクトした電極が形成されているの
で、この島状のCMOSトランジスタ領域の基板電位を他の
島の基板電位とは独立に任意に選択設定する（島吊り）
ことが可能になっている。
ポーラトランジスタおよびCMOSトランジスタが同一半導
体チップ上に共存する半導体集積回路において、CMOSト
ランジスタが周囲の半導体基板部および他の島から完全
に分離された島状の基板領域に形成されているので、CM
OS回路部で発生したノイズがバイポーラ回路部に影響し
なくなる。従って、半導体集積回路の動作マージンが増
大すると共に誤動作が防止されるばかりでなく、バイポ
ーラ回路部とCMOS回路部との電源ライン、接地ラインを
別々にするとか、両回路部相互間の距離を十分に離すと
かのパターン設計的な対策を講じる必要がなくなるの
で、集積度を向上させ、外部ピン数を削減することがで
きる。また、島状のCMOSトランジスタ領域を周囲から分
離する領域にコンタクトした電極が形成されているの
で、この島状のCMOSトランジスタ領域の基板電位を他の
島の基板電位とは独立に任意に選択設定する（島吊り）
ことが可能になっている。
また、本発明の半導体集積回路の製造方法によれば、上
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができる。
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができる。
第１図（ａ）乃至（ｃ）は本発明の一実施例に係るBi−
CMOS集積回路の製造工程の一例を示す断面図、第２図は
同じく他の実施例に係るBi−CMOS集積回路の一部を示す
断面図、第３図は従来のBi−CMOS集積回路の一部を示す
断面図である。 １……Ｐ型シリコン基板、21……第１のN+埋込み層、22
……第２のN+埋込み層、31……第１のP+埋込み層、32…
…第２のP+埋込み層、４……Ｎ型エピタキシャル層、５
……Ｐウェル領域、61……第１のディープN+領域、62…
…第２のディープN+領域、９……素子分離領域（フィー
ルド酸化膜）、10……絶縁ゲート膜、111、112……ゲー
ト電極、12……NPNトランジスタの内部ベース領域（P-
領域）、13……ＮチャネルMOSトランジスタ用のドレイ
ン・ソース領域（N+領域）、141……NPNトランジスタの
外部ベース領域（P+領域）、142……ＰチャネルMOSトラ
ンジスタ用のドレイン・ソース領域（P+領域）、15……
NPNトランジスタのエミッタ領域（N+領域）、16……層
間絶縁膜、171……NPNトランジスタのエミッタ電極、17
2……NPNトランジスタのベース電極、173……NPNトラン
ジスタのコレクタ電極。174……ＰチャネルMOSトランジ
スタ用のドレイン・ソース電極、175……ＮチャネルMOS
トランジスタ用のドレイン・ソース電極、176……島吊
り用の電極、18……Ｎウェル拡散層。
CMOS集積回路の製造工程の一例を示す断面図、第２図は
同じく他の実施例に係るBi−CMOS集積回路の一部を示す
断面図、第３図は従来のBi−CMOS集積回路の一部を示す
断面図である。 １……Ｐ型シリコン基板、21……第１のN+埋込み層、22
……第２のN+埋込み層、31……第１のP+埋込み層、32…
…第２のP+埋込み層、４……Ｎ型エピタキシャル層、５
……Ｐウェル領域、61……第１のディープN+領域、62…
…第２のディープN+領域、９……素子分離領域（フィー
ルド酸化膜）、10……絶縁ゲート膜、111、112……ゲー
ト電極、12……NPNトランジスタの内部ベース領域（P-
領域）、13……ＮチャネルMOSトランジスタ用のドレイ
ン・ソース領域（N+領域）、141……NPNトランジスタの
外部ベース領域（P+領域）、142……ＰチャネルMOSトラ
ンジスタ用のドレイン・ソース領域（P+領域）、15……
NPNトランジスタのエミッタ領域（N+領域）、16……層
間絶縁膜、171……NPNトランジスタのエミッタ電極、17
2……NPNトランジスタのベース電極、173……NPNトラン
ジスタのコレクタ電極。174……ＰチャネルMOSトランジ
スタ用のドレイン・ソース電極、175……ＮチャネルMOS
トランジスタ用のドレイン・ソース電極、176……島吊
り用の電極、18……Ｎウェル拡散層。
Claims (7)
- 【請求項１】バイポーラトランジスタおよび相補性絶縁
ゲート型トランジスタが同一半導体チップ上に形成され
た半導体集積回路において、 上記相補性絶縁ゲート型トランジスタ部は、周囲の半導
体基板部および他の島部から完全に分離された上記半導
体基板とは逆導電型の島状のエピタキシャル層中に形成
されており、この島状のエピタキシャル層を周囲から分
離する領域にコンタクトした電極が形成されていること
を特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
前記相補性絶縁ゲート型トランジスタ部は、前記半導体
基板と前記島状のエピタキシャル層との間に存在する半
導体基板とは逆導電型の高濃度埋込み層と、上記エピタ
キシャル層の表面からの拡散により上記高濃度埋込み層
に連なるように形成された前記半導体基板とは逆導電型
の高濃度拡散層とによって、周囲の島とは完全に分離さ
れており、上記高濃度拡散層領域にコンタクトした電極
が形成されていることを特徴とする半導体集積回路。 - 【請求項３】請求項１記載の半導体集積回路において、
前記相補性絶縁ゲート型トランジスタ部は、前記半導体
基板と前記島状のエピタキシャル層との間に存在する半
導体基板とは逆導電型の高濃度埋込み層と、上記エピタ
キシャル層の表面からの拡散により上記高濃度埋込み層
に連なるように形成された前記半導体基板とは逆導電型
のウェル拡散層とによって、周囲の島とは完全に分離さ
れており、上記ウェル拡散層にコンタクトした電極が形
成されていることを特徴とする半導体集積回路。 - 【請求項４】請求項１乃至３のいずれか１項記載の半導
体集積回路において、 前記相補性絶縁ゲート型トランジスタ部のうちのＮチャ
ネルトランジスタ部は、Ｐ型半導体基板内部のＮ型高濃
度埋込み層上にＰ型高濃度埋込み層が形成され、このＰ
型高濃度埋込み層上の基板表面からの拡散により上記Ｐ
型高濃度埋込み層に連なるようにＰ型ウェル拡散層が形
成されており、このＰ型ウェル拡散層の表面に一部にソ
ース・ドレイン領域が形成されていることを特徴とする
半導体集積回路。 - 【請求項５】バイポーラトランジスタおよび相補性絶縁
ゲート型トランジスタを同一半導体チップ上に形成する
際、半導体基板の表面に形成された半導体基板とは逆導
電型のエピタキシャル層中に、周囲の半導体基板部およ
び他の島部から完全に分離された島を形成する工程と、 この島状のエピタキシャル層中に層補性絶縁ゲート型ト
ランジスタを形成する工程と、 この島状のエピタキシャル層を周囲から分離する領域に
コンタクトした電極を形成する工程と を具備することを特徴とする半導体集積回路の製造方
法。 - 【請求項６】Ｐ型シリコン基板の内部に選択的にＮ型不
純物を高濃度で含む第１のN+埋込み層および第２のN+埋
込み層を選択的に形成する工程と、 次いで上記第２のN+埋込み層の一部上にP+埋込み層を形
成する工程と、 次いで上記基板上にＮ型エピタキシャル層を成長させる
工程と、 次いで上記P+埋込み層上のＮ型エピタキシャル層中にＰ
ウェル拡散層を形成する工程と、 次いで上記第１のN+埋込み層に連なるように前記Ｎ型エ
ピタキシャル層中に第１のディープN+拡散層を形成する
と共に前記第２のN+埋込み層に連なって相補性絶縁ゲー
ト型トランジスタ領域を囲むように第２のディープN+拡
散層を形成する工程と、 次いで基板表面に素子分離領域用のフィールド酸化膜を
選択的に形成する工程と、 次いで前記第１のN+埋込み層上のＮ型エピタキシャル層
にはバイポーラトランジスタを、前記P+埋込み層上のＮ
型エピタキシャル層にはＰチャネルMOSトランジスタ
を、前記第２のN+埋込み層上のＮ型エピタキシャル層に
はＮチャネルMOSトランジスタをそれぞれ形成すると共
に前記第２のディープN+拡散層にコンタクトした電極を
形成する工程と を具備することを特徴とする半導体集積回路の製造方
法。 - 【請求項７】Ｐ型シリコン基板の内部に選択的にＮ型不
純物を高濃度で含む第１のN+埋込み層および第２のN+埋
込み層を選択的に形成する工程と、 次いで上記第２のN+埋込み層の一部上にP+埋込み層を形
成する工程と、 次いで上記基板上にＮ型エピタキシャル層を成長させる
工程と、 次いで上記P+埋込み層に連なるように上記Ｎ型エピタキ
シャル層中にＰウェル拡散層を形成する工程と、 次いで上記第１のN+埋込み層に連なるように上記Ｎ型エ
ピタキシャル層中にディープN+拡散層を形成すると共に
前記第２のN+埋込み層に連なって相補性絶縁ゲート型ト
ランジスタ領域を囲むようにＮウェル拡散層を形成する
工程と、 次いで基板表面に素子分離領域用のフィールド酸化膜を
選択的に形成する工程と、 次いで前記第１のN+埋込み層上のＮ型エピタキシャル層
にはバイポーラトランジスタを、前記P+埋込み層上のＮ
型エピタキシャル層にはＰチャネルMOSトランジスタ
を、前記第２のN+埋込み層上のＮ型エピタキシャル層に
はＮチャネルMOSトランジスタをそれぞれ形成すると共
に前記Ｎウェル拡散層にコンタクトした電極を形成する
工程と を具備することを特徴とする半導体集積回路の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291206A JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
| EP19900121380 EP0428067A3 (en) | 1989-11-10 | 1990-11-08 | Semiconductor integrated circuit and method of manufacturing the same |
| KR1019900018011A KR910010734A (ko) | 1989-11-10 | 1990-11-08 | 반도체 집적 회로 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291206A JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153069A JPH03153069A (ja) | 1991-07-01 |
| JPH0744231B2 true JPH0744231B2 (ja) | 1995-05-15 |
Family
ID=17765834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291206A Expired - Fee Related JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0428067A3 (ja) |
| JP (1) | JPH0744231B2 (ja) |
| KR (1) | KR910010734A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825038B2 (ja) * | 1992-02-27 | 1998-11-18 | 日本電気株式会社 | 半導体装置 |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| KR100190008B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 장치의 정전하 보호 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885558A (ja) * | 1981-11-17 | 1983-05-21 | Olympus Optical Co Ltd | セミカスタム半導体装置 |
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS61281545A (ja) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | バイポ−ラ・ｃｍｏｓ半導体装置 |
| JPH0671067B2 (ja) * | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
| JP2523506B2 (ja) * | 1986-06-25 | 1996-08-14 | 株式会社日立製作所 | 半導体装置 |
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
-
1989
- 1989-11-10 JP JP1291206A patent/JPH0744231B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-08 EP EP19900121380 patent/EP0428067A3/en not_active Withdrawn
- 1990-11-08 KR KR1019900018011A patent/KR910010734A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010734A (ko) | 1991-06-29 |
| EP0428067A3 (en) | 1992-05-13 |
| JPH03153069A (ja) | 1991-07-01 |
| EP0428067A2 (en) | 1991-05-22 |
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