JPH06283674A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06283674A JPH06283674A JP6821893A JP6821893A JPH06283674A JP H06283674 A JPH06283674 A JP H06283674A JP 6821893 A JP6821893 A JP 6821893A JP 6821893 A JP6821893 A JP 6821893A JP H06283674 A JPH06283674 A JP H06283674A
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- Japan
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- conductive layer
- layer
- insulating film
- polysilicon layer
- gate insulating
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 スプリットポリプロセスを用いたＢｉＣＭＯ
Ｓ装置において、ゲート絶縁膜１６の劣化を防止して絶
縁性の安定を図る。 【構成】 ＢｉＣＭＯＳ装置のエミッタ電極１９とゲー
ト電極２０の構造を、アモルファスシリコン層３０とポ
リシリコン層３１との２層構造とすることによって、そ
の形成過程でアモルファスシリコン層３０形成後にその
表面の自然酸化膜をエッチングする際、エッチング液が
下地のゲート絶縁膜１６に到達して劣化させるのを防止
する。
Ｓ装置において、ゲート絶縁膜１６の劣化を防止して絶
縁性の安定を図る。 【構成】 ＢｉＣＭＯＳ装置のエミッタ電極１９とゲー
ト電極２０の構造を、アモルファスシリコン層３０とポ
リシリコン層３１との２層構造とすることによって、そ
の形成過程でアモルファスシリコン層３０形成後にその
表面の自然酸化膜をエッチングする際、エッチング液が
下地のゲート絶縁膜１６に到達して劣化させるのを防止
する。
Description
【０００１】
【産業上の利用分野】この発明は、同一半導体基板上に
スプリットポリプロセスを用いてバイポーラとＣＭＯＳ
とを混載したＢｉＣＭＯＳＩＣのゲート電極およびエミ
ッタ電極の形成に関するものである。
スプリットポリプロセスを用いてバイポーラとＣＭＯＳ
とを混載したＢｉＣＭＯＳＩＣのゲート電極およびエミ
ッタ電極の形成に関するものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳ技術は、低消費電力性と高
集積性に秀れたＣＭＯＳ技術の中に、大きな駆動能力を
持ち高速性に秀れたバイポーラ技術を取り込むことによ
って、ＣＭＯＳ技術で実現できない高速性能、あるいは
バイポーラ技術で実現できない低消費電力、高集積化を
実現でき、近年盛んに応用される技術である。
集積性に秀れたＣＭＯＳ技術の中に、大きな駆動能力を
持ち高速性に秀れたバイポーラ技術を取り込むことによ
って、ＣＭＯＳ技術で実現できない高速性能、あるいは
バイポーラ技術で実現できない低消費電力、高集積化を
実現でき、近年盛んに応用される技術である。
【０００３】図５は従来の半導体装置の構造を、ゲート
電極を二層のポリシリコンで形成するスプリットポリプ
ロセスを用いたＢｉＣＭＯＳ装置について示した断面図
である。図において、１は例えばＰ型の単結晶シリコン
等より成る半導体基板（以下、基板と称す）、２はＢｉ
ｐトランジスタ形成領域の基板１に形成されたＮウェ
ル、３はＣＭＯＳのうちＮＭＯＳトランジスタ形成領域
の基板１に形成されたＰウェル、４はＣＭＯＳのうちＰ
ＭＯＳトランジスタ形成領域の基板１に形成されたＮウ
ェルである。５、６はＮウェル２、４の下層の基板１内
に形成されたＮ+埋め込み層、７はＰウェル３下層の基
板１内に形成されたＰ+埋め込み層、８は素子間分離層
である。９はＮ+埋め込み層５に接続して形成されたコ
レクタウォールで、Ｎウェル２、Ｎ+埋め込み層５とと
もにＢｉｐトランジスタのコレクタを構成する。１０は
素子間を分離するフィールド絶縁膜、１１はＮＭＯＳト
ランジスタのソース・ドレイン領域、１２はＰＭＯＳト
ランジスタのソース・ドレイン領域、１３および１４は
Ｎウェル２内に形成されたＢｉｐトランジスタの外部ベ
ース領域および真性ベース領域、１５はベース領域１
３、１４内に形成されたエミッタ領域である。
電極を二層のポリシリコンで形成するスプリットポリプ
ロセスを用いたＢｉＣＭＯＳ装置について示した断面図
である。図において、１は例えばＰ型の単結晶シリコン
等より成る半導体基板（以下、基板と称す）、２はＢｉ
ｐトランジスタ形成領域の基板１に形成されたＮウェ
ル、３はＣＭＯＳのうちＮＭＯＳトランジスタ形成領域
の基板１に形成されたＰウェル、４はＣＭＯＳのうちＰ
ＭＯＳトランジスタ形成領域の基板１に形成されたＮウ
ェルである。５、６はＮウェル２、４の下層の基板１内
に形成されたＮ+埋め込み層、７はＰウェル３下層の基
板１内に形成されたＰ+埋め込み層、８は素子間分離層
である。９はＮ+埋め込み層５に接続して形成されたコ
レクタウォールで、Ｎウェル２、Ｎ+埋め込み層５とと
もにＢｉｐトランジスタのコレクタを構成する。１０は
素子間を分離するフィールド絶縁膜、１１はＮＭＯＳト
ランジスタのソース・ドレイン領域、１２はＰＭＯＳト
ランジスタのソース・ドレイン領域、１３および１４は
Ｎウェル２内に形成されたＢｉｐトランジスタの外部ベ
ース領域および真性ベース領域、１５はベース領域１
３、１４内に形成されたエミッタ領域である。
【０００４】１６はゲート絶縁膜、１７ａ、１７ｂはゲ
ート絶縁膜１６を介して基板１上に形成された第１の導
電層としての第１のポリシリコン層、１８ａ、１８ｂは
第１のポリシリコン層１７ａ、１７ｂ上に形成された第
２の導電層としての第２のポリシリコン層であり、Ｂｉ
ｐトランジスタ形成領域においては第１のポリシリコン
層１７ａと第２のポリシリコン層１８ａとでエミッタ電
極１９を構成し、ＮＭＯＳトランジスタおよびＰＭＯＳ
トランジスタ形成領域においては第１のポリシリコン層
１７ｂと第２のポリシリコン層１８ｂとでゲート電極２
０を構成する。２１は第１のポリシリコン層１７ａとゲ
ート絶縁膜１６に設けられたエミッタ開口部、２２は層
間絶縁膜、２３は層間絶縁膜２２に設けられたコンタク
トホールを介してゲート電極２０、ソース・ドレイン領
域１１、１２、エミッタ電極１９、外部ベース領域１
３、コレクタウォール９にそれぞれ接続形成された金属
配線層である。
ート絶縁膜１６を介して基板１上に形成された第１の導
電層としての第１のポリシリコン層、１８ａ、１８ｂは
第１のポリシリコン層１７ａ、１７ｂ上に形成された第
２の導電層としての第２のポリシリコン層であり、Ｂｉ
ｐトランジスタ形成領域においては第１のポリシリコン
層１７ａと第２のポリシリコン層１８ａとでエミッタ電
極１９を構成し、ＮＭＯＳトランジスタおよびＰＭＯＳ
トランジスタ形成領域においては第１のポリシリコン層
１７ｂと第２のポリシリコン層１８ｂとでゲート電極２
０を構成する。２１は第１のポリシリコン層１７ａとゲ
ート絶縁膜１６に設けられたエミッタ開口部、２２は層
間絶縁膜、２３は層間絶縁膜２２に設けられたコンタク
トホールを介してゲート電極２０、ソース・ドレイン領
域１１、１２、エミッタ電極１９、外部ベース領域１
３、コレクタウォール９にそれぞれ接続形成された金属
配線層である。
【０００５】このように構成されるＢｉＣＭＯＳ装置で
は、Ｂｉｐトランジスタのエミッタ電極１９とＣＭＯＳ
トランジスタのゲート電極２０が第１のポリシリコン層
１７ａ、１７ｂと第２のポリシリコン層１８ａ、１８ｂ
の二層によって形成されている。このようなエミッタ電
極１９とゲート電極２０の二層構造は、エミッタ開口部
２１形成の際、第１のポリシリコン層１７ａがゲート絶
縁膜１６上に形成されているため、ゲート絶縁膜１６に
直接開口する際に問題となるゲート絶縁膜１６の劣化が
防止できるので、広く用いられている。
は、Ｂｉｐトランジスタのエミッタ電極１９とＣＭＯＳ
トランジスタのゲート電極２０が第１のポリシリコン層
１７ａ、１７ｂと第２のポリシリコン層１８ａ、１８ｂ
の二層によって形成されている。このようなエミッタ電
極１９とゲート電極２０の二層構造は、エミッタ開口部
２１形成の際、第１のポリシリコン層１７ａがゲート絶
縁膜１６上に形成されているため、ゲート絶縁膜１６に
直接開口する際に問題となるゲート絶縁膜１６の劣化が
防止できるので、広く用いられている。
【０００６】以下、従来のＢｉＣＭＯＳ装置のエミッタ
電極１９とゲート電極２０の形成方法を図６に基づいて
示す。なおフィールド絶縁膜１０とゲート絶縁膜１６の
下層部分およびＰＭＯＳトランジスタ形成領域の図示は
省略する。
電極１９とゲート電極２０の形成方法を図６に基づいて
示す。なおフィールド絶縁膜１０とゲート絶縁膜１６の
下層部分およびＰＭＯＳトランジスタ形成領域の図示は
省略する。
【０００７】まず、フィールド絶縁膜１０およびゲート
絶縁膜１６が形成された基板１上の全面に第１の導電層
としての第１のポリシリコン層１７を化学気相成長法
（以下、ＣＶＤ法と称す）によって反応ガス：Ｓｉ
Ｈ4、Ｎ2、処理温度：６００〜７００℃、膜厚：約０．
０２μｍで形成し、その上の全面に例えばポジ型のホト
レジスト膜２４を塗布形成法によって形成し、これをホ
トリソグラフィ技術によりパターン化する（図６
（ａ））。次に、レジスト・パターン２４をマスクにし
て、下地の第１のポリシリコン層１７およびゲート絶縁
膜１６を異方性の反応性イオンエッチング（以下、ＲＩ
Ｅと称す）によりエッチング除去して、Ｂｉｐトランジ
スタ形成領域の隣接するフィールド絶縁膜１０間の中央
部にエミッタ開口部２１を形成して基板１表面を露出さ
せる。その後ホトレジスト膜２４を除去する（図６
（ｂ））。
絶縁膜１６が形成された基板１上の全面に第１の導電層
としての第１のポリシリコン層１７を化学気相成長法
（以下、ＣＶＤ法と称す）によって反応ガス：Ｓｉ
Ｈ4、Ｎ2、処理温度：６００〜７００℃、膜厚：約０．
０２μｍで形成し、その上の全面に例えばポジ型のホト
レジスト膜２４を塗布形成法によって形成し、これをホ
トリソグラフィ技術によりパターン化する（図６
（ａ））。次に、レジスト・パターン２４をマスクにし
て、下地の第１のポリシリコン層１７およびゲート絶縁
膜１６を異方性の反応性イオンエッチング（以下、ＲＩ
Ｅと称す）によりエッチング除去して、Ｂｉｐトランジ
スタ形成領域の隣接するフィールド絶縁膜１０間の中央
部にエミッタ開口部２１を形成して基板１表面を露出さ
せる。その後ホトレジスト膜２４を除去する（図６
（ｂ））。
【０００８】次に、第１のポリシリコン層１７表面に大
気との接触によって発生した薄い自然酸化膜（図示せ
ず）を除去するために基板１をウェットエッチングによ
りエッチングした後、続いて基板１上の全面に第２の導
電層としての第２のポリシリコン層１８をＣＶＤ法によ
り形成し、基板１上からイオン注入により不純物を導入
する。ここで、第１のポリシリコン層１７上の自然酸化
膜は、これが残存した場合エミッタ電極１９およびゲー
ト電極２０の二層構造の間の酸化膜となるものであり、
エミッタ電極１９およびゲート電極２０の抵抗が大きく
なる。また不純物導入の際、不純物が第１のポリシリコ
ン層１７まで拡散し難い等の問題となる為除去しなけれ
ばならないものである。次に、第２のポリシリコン層１
８上の全面にホトレジスト膜２５を形成し、これをホト
リソグラフィ技術によりパターン化する（図６
（ｃ））。
気との接触によって発生した薄い自然酸化膜（図示せ
ず）を除去するために基板１をウェットエッチングによ
りエッチングした後、続いて基板１上の全面に第２の導
電層としての第２のポリシリコン層１８をＣＶＤ法によ
り形成し、基板１上からイオン注入により不純物を導入
する。ここで、第１のポリシリコン層１７上の自然酸化
膜は、これが残存した場合エミッタ電極１９およびゲー
ト電極２０の二層構造の間の酸化膜となるものであり、
エミッタ電極１９およびゲート電極２０の抵抗が大きく
なる。また不純物導入の際、不純物が第１のポリシリコ
ン層１７まで拡散し難い等の問題となる為除去しなけれ
ばならないものである。次に、第２のポリシリコン層１
８上の全面にホトレジスト膜２５を形成し、これをホト
リソグラフィ技術によりパターン化する（図６
（ｃ））。
【０００９】次に、レジスト・パターン２５をマスクに
して、下地の第２のポリシリコン層１８および第１のポ
リシリコン層１７をＲＩＥによりエッチング除去し、そ
の後ホトレジスト膜２５を除去する。これによりＮＭＯ
Ｓトランジスタ形成領域には、第１のポリシリコン層１
７ｂとその上の第２のポリシリコン層１８ｂとから成る
ゲート電極２０が、Ｂｉｐトランジスタ形成領域には、
第１のポリシリコン層１７ａとその上にエミッタ開口部
２１を埋めるように形成された第２のポリシリコン層１
８ａとから成るエミッタ電極１９が形成される（図６
（ｄ））。
して、下地の第２のポリシリコン層１８および第１のポ
リシリコン層１７をＲＩＥによりエッチング除去し、そ
の後ホトレジスト膜２５を除去する。これによりＮＭＯ
Ｓトランジスタ形成領域には、第１のポリシリコン層１
７ｂとその上の第２のポリシリコン層１８ｂとから成る
ゲート電極２０が、Ｂｉｐトランジスタ形成領域には、
第１のポリシリコン層１７ａとその上にエミッタ開口部
２１を埋めるように形成された第２のポリシリコン層１
８ａとから成るエミッタ電極１９が形成される（図６
（ｄ））。
【００１０】
【発明が解決しようとする課題】従来のスプリットポリ
プロセスを用いたＢｉＣＭＯＳ装置は以上のように構成
されているため、エミッタ電極１９とゲート電極２０と
の形成過程において、第１のポリシリコン層１７を形成
後その表面に薄い自然酸化膜が発生し、これを除去する
ために第２のポリシリコン層１８を形成する直前に基板
をウェットエッチングする。この自然酸化膜の発生は、
ウエハの搬送にロードロックを用いる等、大気との接触
を断つ以外には抑制できないものである。
プロセスを用いたＢｉＣＭＯＳ装置は以上のように構成
されているため、エミッタ電極１９とゲート電極２０と
の形成過程において、第１のポリシリコン層１７を形成
後その表面に薄い自然酸化膜が発生し、これを除去する
ために第２のポリシリコン層１８を形成する直前に基板
をウェットエッチングする。この自然酸化膜の発生は、
ウエハの搬送にロードロックを用いる等、大気との接触
を断つ以外には抑制できないものである。
【００１１】図７は第１のポリシリコン層１７上の自然
酸化膜２６をエッチングする様子を説明する図である。
図に示す様に、第１のポリシリコン層１７を構成するポ
リシリコンとはＳｉの結晶（以下、グレインと称す）が
多数集まったものである。ウェットエッチングによって
自然酸化膜２６を除去する際、ポリシリコンのグレイン
２７も僅かではあるが自然酸化されているため同時にエ
ッチングされる。このとき、エッチング液２８はグレイ
ン２７間のグレインバウンダリー２７ａを介して第１の
ポリシリコン層１７内部に浸入し、最終的には下地のゲ
ート絶縁膜１６に到達してゲート絶縁膜１６を溶かし、
その部分２９で基板１と第１のポリシリコン層１７間の
ショートを引き起こす。また、自然酸化膜２６の除去に
ドライエッチングを用いても同様にゲート絶縁膜１６に
ダメージを与えることが解っている。このように、従来
のスプリットポリプロセスを用いたＢｉＣＭＯＳ装置で
は、その製造工程において、第１のポリシリコン層１７
上の薄い自然酸化膜２６をエッチング除去する際に、第
１のポリシリコン層１７下層のゲート絶縁膜１６にダメ
ージを与え、絶縁性を悪くしてしまうという問題点があ
った。
酸化膜２６をエッチングする様子を説明する図である。
図に示す様に、第１のポリシリコン層１７を構成するポ
リシリコンとはＳｉの結晶（以下、グレインと称す）が
多数集まったものである。ウェットエッチングによって
自然酸化膜２６を除去する際、ポリシリコンのグレイン
２７も僅かではあるが自然酸化されているため同時にエ
ッチングされる。このとき、エッチング液２８はグレイ
ン２７間のグレインバウンダリー２７ａを介して第１の
ポリシリコン層１７内部に浸入し、最終的には下地のゲ
ート絶縁膜１６に到達してゲート絶縁膜１６を溶かし、
その部分２９で基板１と第１のポリシリコン層１７間の
ショートを引き起こす。また、自然酸化膜２６の除去に
ドライエッチングを用いても同様にゲート絶縁膜１６に
ダメージを与えることが解っている。このように、従来
のスプリットポリプロセスを用いたＢｉＣＭＯＳ装置で
は、その製造工程において、第１のポリシリコン層１７
上の薄い自然酸化膜２６をエッチング除去する際に、第
１のポリシリコン層１７下層のゲート絶縁膜１６にダメ
ージを与え、絶縁性を悪くしてしまうという問題点があ
った。
【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、ゲート電極およびエミッタ電
極と基板との間のゲート絶縁膜における絶縁性が安定し
た、信頼性の高いＢｉＣＭＯＳ装置を得ることを目的と
する。
るためになされたもので、ゲート電極およびエミッタ電
極と基板との間のゲート絶縁膜における絶縁性が安定し
た、信頼性の高いＢｉＣＭＯＳ装置を得ることを目的と
する。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、第２の導電層をポリシリコ
ン層で形成し、第１の導電層をアモルファスシリコン
層、あるいはグレインサイズがその膜厚の半分以下のポ
リシリコン層で形成するものである。
る半導体装置の製造方法は、第２の導電層をポリシリコ
ン層で形成し、第１の導電層をアモルファスシリコン
層、あるいはグレインサイズがその膜厚の半分以下のポ
リシリコン層で形成するものである。
【００１４】また、この発明の請求項２に係る半導体装
置の製造方法は、上記請求項１に係る半導体装置の製造
方法における第２の導電層の上層に、さらに高融点材料
から成る第３の導電層を形成した後、この第３の導電
層、上記第２の導電層および第１の導電層をパターニン
グしてエミッタ電極とゲート電極とを形成するものであ
る。
置の製造方法は、上記請求項１に係る半導体装置の製造
方法における第２の導電層の上層に、さらに高融点材料
から成る第３の導電層を形成した後、この第３の導電
層、上記第２の導電層および第１の導電層をパターニン
グしてエミッタ電極とゲート電極とを形成するものであ
る。
【００１５】
【作用】この発明における半導体装置の製造方法は、第
１の導電層をアモルファスシリコン層あるいはグレイン
サイズがその膜厚の半分以下のポリシリコン層で形成す
るものである。ここでアモルファスシリコンとは、結晶
が集まったものではなく、結晶自体を形成しない非結晶
質である。すなわちポリシリコンのグレインを原子サイ
ズに縮小したものである。
１の導電層をアモルファスシリコン層あるいはグレイン
サイズがその膜厚の半分以下のポリシリコン層で形成す
るものである。ここでアモルファスシリコンとは、結晶
が集まったものではなく、結晶自体を形成しない非結晶
質である。すなわちポリシリコンのグレインを原子サイ
ズに縮小したものである。
【００１６】図４（ａ）はゲート絶縁膜１６上に形成さ
れたアモルファスシリコン層、図４（ｂ）はゲート絶縁
膜１６上に形成されたグレインサイズが膜厚の半分以下
のポリシリコン層を模式的に示した断面図である。図４
（ａ）に示す様に、アモルファスシリコン層では、図７
で示した様な従来の第１のポリシリコン層１７に見られ
るグレインバウンダリーは存在しない。このため半導体
装置の製造工程において、アモルファスシリコン層の表
面に発生する自然酸化膜をエッチング除去する際に、従
来の第１のポリシリコン層１７のようにエッチング液が
グレインバウンダリーを介して下地のゲート絶縁膜１６
に到達することがなく、従ってゲート絶縁膜１６がダメ
ージを受けることはない。
れたアモルファスシリコン層、図４（ｂ）はゲート絶縁
膜１６上に形成されたグレインサイズが膜厚の半分以下
のポリシリコン層を模式的に示した断面図である。図４
（ａ）に示す様に、アモルファスシリコン層では、図７
で示した様な従来の第１のポリシリコン層１７に見られ
るグレインバウンダリーは存在しない。このため半導体
装置の製造工程において、アモルファスシリコン層の表
面に発生する自然酸化膜をエッチング除去する際に、従
来の第１のポリシリコン層１７のようにエッチング液が
グレインバウンダリーを介して下地のゲート絶縁膜１６
に到達することがなく、従ってゲート絶縁膜１６がダメ
ージを受けることはない。
【００１７】また、図４（ｂ）に示す様に、グレインサ
イズが膜厚の半分以下となるようなポリシリコン層で
は、グレインバウンダリーによってポリシリコン層の上
面と下面とを結ぶと、図７で示した様な従来のグレイン
サイズの大きい第１のポリシリコン層に比べて何度か枝
分かれしており、距離も長くなる。このため上記ポリシ
リコン層表面の自然酸化膜のエッチング除去時に、エッ
チング液は下地のゲート絶縁膜１６に到達し難くなりゲ
ート絶縁膜１６に与えるダメージも減少する。
イズが膜厚の半分以下となるようなポリシリコン層で
は、グレインバウンダリーによってポリシリコン層の上
面と下面とを結ぶと、図７で示した様な従来のグレイン
サイズの大きい第１のポリシリコン層に比べて何度か枝
分かれしており、距離も長くなる。このため上記ポリシ
リコン層表面の自然酸化膜のエッチング除去時に、エッ
チング液は下地のゲート絶縁膜１６に到達し難くなりゲ
ート絶縁膜１６に与えるダメージも減少する。
【００１８】また、第２の導電層上に高融点材料から成
る第３の導電層を設けると、ゲート電極およびエミッタ
電極の抵抗が小さくなる。
る第３の導電層を設けると、ゲート電極およびエミッタ
電極の抵抗が小さくなる。
【００１９】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。なお、従来の技術と重複する箇所は、適
宜その説明を省略する。図１はこの発明の実施例１によ
って製造された半導体装置の構造を示した断面図であ
る。図において、１〜１６、１９〜２３は従来のものと
同じもの、３０ａ、３０ｂは第１の導電層としてのアモ
ルファスシリコン層、３１ａ、３１ｂは第２の導電層と
してのポリシリコン層で、アモルファスシリコン層３０
ａおよびポリシリコン層３１ａによってエミッタ電極１
９が構成され、アモルファスシリコン層３０ｂおよびポ
リシリコン層３１ｂによってゲート電極２０が構成され
る。
いて説明する。なお、従来の技術と重複する箇所は、適
宜その説明を省略する。図１はこの発明の実施例１によ
って製造された半導体装置の構造を示した断面図であ
る。図において、１〜１６、１９〜２３は従来のものと
同じもの、３０ａ、３０ｂは第１の導電層としてのアモ
ルファスシリコン層、３１ａ、３１ｂは第２の導電層と
してのポリシリコン層で、アモルファスシリコン層３０
ａおよびポリシリコン層３１ａによってエミッタ電極１
９が構成され、アモルファスシリコン層３０ｂおよびポ
リシリコン層３１ｂによってゲート電極２０が構成され
る。
【００２０】このように構成される半導体装置のエミッ
タ電極１９とゲート電極２０の形成方法を図２に基づい
て以下に示す。なお、フィールド絶縁膜１０とゲート絶
縁膜１６の下層部分およびＰＭＯＳトランジスタ形成領
域の図示は省略する。まず、フィールド絶縁膜１０およ
びゲート絶縁膜１６が形成された基板１上の全面に、第
１の導電層としてのアモルファスシリコン層３０をＣＶ
Ｄ法によって、反応ガス：シラン、処理温度：４５０〜
６５０℃、成長速度：約０．００２５μｍ／ｍｉｎ、膜
厚：約０．０２μｍに形成する。その後従来と同様にレ
ジスト・パターン２４を形成し（図２（ａ））、それを
マスクにしてＲＩＥによりＣｌ2＋Ｈｅガスで約６０秒
基板１をエッチングしてエミッタ開口部２１を形成し、
ホトレジスト膜２４を除去する（図２（ｂ））。
タ電極１９とゲート電極２０の形成方法を図２に基づい
て以下に示す。なお、フィールド絶縁膜１０とゲート絶
縁膜１６の下層部分およびＰＭＯＳトランジスタ形成領
域の図示は省略する。まず、フィールド絶縁膜１０およ
びゲート絶縁膜１６が形成された基板１上の全面に、第
１の導電層としてのアモルファスシリコン層３０をＣＶ
Ｄ法によって、反応ガス：シラン、処理温度：４５０〜
６５０℃、成長速度：約０．００２５μｍ／ｍｉｎ、膜
厚：約０．０２μｍに形成する。その後従来と同様にレ
ジスト・パターン２４を形成し（図２（ａ））、それを
マスクにしてＲＩＥによりＣｌ2＋Ｈｅガスで約６０秒
基板１をエッチングしてエミッタ開口部２１を形成し、
ホトレジスト膜２４を除去する（図２（ｂ））。
【００２１】次に、アモルファスシリコン層３０表面に
大気との接触によって発生した薄い自然酸化膜（図示せ
ず）を除去するために基板１をウェットエッチングによ
りエッチングし、続いて基板１上の全面に、従来と同様
に第２の導電層としてのポリシリコン層３１を形成して
イオン注入により不純物を導入した後、ポリシリコン層
３１上にレジスト・パターン２５を形成して（図２
（ｃ））、ポリシリコン層３１およびアモルファスシリ
コン層３０をパターン化する。これによりＢｉｐトラン
ジスタ形成領域には、アモルファスシリコン層３０ａと
ポリシリコン層３１ａとで構成されるエミッタ電極１９
が、ＮＭＯＳトランジスタ形成領域には、アモルファス
シリコン層３０ｂとポリシリコン層３１ｂとで構成され
るゲート電極２０が形成される（図２（ｄ））。
大気との接触によって発生した薄い自然酸化膜（図示せ
ず）を除去するために基板１をウェットエッチングによ
りエッチングし、続いて基板１上の全面に、従来と同様
に第２の導電層としてのポリシリコン層３１を形成して
イオン注入により不純物を導入した後、ポリシリコン層
３１上にレジスト・パターン２５を形成して（図２
（ｃ））、ポリシリコン層３１およびアモルファスシリ
コン層３０をパターン化する。これによりＢｉｐトラン
ジスタ形成領域には、アモルファスシリコン層３０ａと
ポリシリコン層３１ａとで構成されるエミッタ電極１９
が、ＮＭＯＳトランジスタ形成領域には、アモルファス
シリコン層３０ｂとポリシリコン層３１ｂとで構成され
るゲート電極２０が形成される（図２（ｄ））。
【００２２】上記のように構成される半導体装置のエミ
ッタ電極１９とゲート電極２０は、その形成過程におい
て、ゲート絶縁膜１６上にアモルファスシリコン層３０
を形成した後、ポリシリコン層３１を形成する前に、ア
モルファスシリコン層３０表面に発生した自然酸化膜を
ウェットエッチングによって除去する。前述したよう
に、アモルファスシリコンは非結晶質のため、従来の第
１のポリシリコン層１７表面の自然酸化膜をエッチング
する時のようにエッチング液がグレインバウンダリーを
介して下地のゲート絶縁膜１６に到達してゲート絶縁膜
１６を溶かしたりダメージを与えたりすることが無い。
このためゲート絶縁膜１６の劣化を防止でき、絶縁性が
安定する。
ッタ電極１９とゲート電極２０は、その形成過程におい
て、ゲート絶縁膜１６上にアモルファスシリコン層３０
を形成した後、ポリシリコン層３１を形成する前に、ア
モルファスシリコン層３０表面に発生した自然酸化膜を
ウェットエッチングによって除去する。前述したよう
に、アモルファスシリコンは非結晶質のため、従来の第
１のポリシリコン層１７表面の自然酸化膜をエッチング
する時のようにエッチング液がグレインバウンダリーを
介して下地のゲート絶縁膜１６に到達してゲート絶縁膜
１６を溶かしたりダメージを与えたりすることが無い。
このためゲート絶縁膜１６の劣化を防止でき、絶縁性が
安定する。
【００２３】実施例２．また、上記実施例１のアモルフ
ァスシリコン層３０の代わりに、グレインサイズがその
膜厚の半分以下のポリシリコン層を用いて第１の導電層
を形成しても良い。前述したように、グレインサイズが
小さくなると、グレインバウンダリーによって上記ポリ
シリコン層の上面と下面を結んだ時、グレインバウンダ
リーが枝分かれし距離も長くなる。このため上記ポリシ
リコン層表面の自然酸化膜のエッチング時に、エッチン
グ液がグレインバウンダリーを介して下地のゲート絶縁
膜１６に到達してゲート絶縁膜１６を劣化させるのを抑
制する。
ァスシリコン層３０の代わりに、グレインサイズがその
膜厚の半分以下のポリシリコン層を用いて第１の導電層
を形成しても良い。前述したように、グレインサイズが
小さくなると、グレインバウンダリーによって上記ポリ
シリコン層の上面と下面を結んだ時、グレインバウンダ
リーが枝分かれし距離も長くなる。このため上記ポリシ
リコン層表面の自然酸化膜のエッチング時に、エッチン
グ液がグレインバウンダリーを介して下地のゲート絶縁
膜１６に到達してゲート絶縁膜１６を劣化させるのを抑
制する。
【００２４】実施例３．また、図３はこの発明の実施例
３によって製造された半導体装置におけるエミッタ電極
１９とゲート電極２０の構造を示す断面図である。図に
示す様に、実施例１または実施例２で示した第１および
第２の導電層３０、３１の上層に、さらにＷＳｉ、Ｍｏ
Ｓｉ2、ＴｉＳｉ2等の高融点材料から成る第３の導電層
３２を形成し、その後第３、第２および第１の導電層３
２、３１、３０を上記実施例１と同様にパターニングし
てエミッタ電極１９およびゲート電極２０を形成したも
のである。これにより上記実施例１および２と同様の効
果が得られ、さらにゲート電極２０およびエミッタ電極
１９の抵抗を下げることができる。
３によって製造された半導体装置におけるエミッタ電極
１９とゲート電極２０の構造を示す断面図である。図に
示す様に、実施例１または実施例２で示した第１および
第２の導電層３０、３１の上層に、さらにＷＳｉ、Ｍｏ
Ｓｉ2、ＴｉＳｉ2等の高融点材料から成る第３の導電層
３２を形成し、その後第３、第２および第１の導電層３
２、３１、３０を上記実施例１と同様にパターニングし
てエミッタ電極１９およびゲート電極２０を形成したも
のである。これにより上記実施例１および２と同様の効
果が得られ、さらにゲート電極２０およびエミッタ電極
１９の抵抗を下げることができる。
【００２５】
【発明の効果】以上のように、この発明によればＢｉＣ
ＭＯＳ装置の第１の導電層をアモルファスシリコン層ま
たはグレインサイズがその膜厚の半分以下のポリシリコ
ン層で構成したために、製造工程においてゲート絶縁膜
の劣化および破壊を防止して、ゲート絶縁膜の絶縁性が
安定した、信頼性の高いＢｉＣＭＯＳ装置が得られる。
ＭＯＳ装置の第１の導電層をアモルファスシリコン層ま
たはグレインサイズがその膜厚の半分以下のポリシリコ
ン層で構成したために、製造工程においてゲート絶縁膜
の劣化および破壊を防止して、ゲート絶縁膜の絶縁性が
安定した、信頼性の高いＢｉＣＭＯＳ装置が得られる。
【００２６】また、第２の導電層の上層にさらに高融点
材料から成る第３の導電層を設けることにより、上記効
果に、さらにエミッタ電極およびゲート電極の抵抗を低
くできる効果が得られ性能の良いＢｉＣＭＯＳ装置が得
られる。
材料から成る第３の導電層を設けることにより、上記効
果に、さらにエミッタ電極およびゲート電極の抵抗を低
くできる効果が得られ性能の良いＢｉＣＭＯＳ装置が得
られる。
【図１】この発明の実施例１により製造された半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２】この発明の実施例１による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】この発明の実施例３により製造された半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図４】この発明の実施例によるアモルファスシリコン
層とグレインサイズの小さいポリシリコン層とを説明す
る断面図である。
層とグレインサイズの小さいポリシリコン層とを説明す
る断面図である。
【図５】従来の半導体装置の構造を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置のポリシリコン層表面のエッ
チングを説明する断面図である。
チングを説明する断面図である。
１ 半導体基板 １５ エミッタ領域 １６ ゲート絶縁膜 １９ エミッタ電極 ２０ ゲート電極 ２１ エミッタ開口部 ３０、３０ａ、３０ｂ 第１の導電層としてのアモルフ
ァスシリコン層 ３１、３１ａ、３１ｂ 第２の導電層としてのポリシリ
コン層
ァスシリコン層 ３１、３１ａ、３１ｂ 第２の導電層としてのポリシリ
コン層
Claims (2)
- 【請求項１】 半導体基板上にＢｉｐトランジスタとＭ
ＯＳトランジスタとを混載する製造方法であって、上記
半導体基板上に設けられたゲート絶縁膜上の全面に第１
の導電層を形成する工程と、上記Ｂｉｐトランジスタ形
成領域における上記第１の導電層および下地の上記ゲー
ト絶縁膜の所定領域にエミッタ開口部を開口する工程
と、上記第１の導電層表面に発生した自然酸化膜をエッ
チングして除去する工程と、上記エミッタ開口部を埋め
て、上記半導体基板に形成されたエミッタ領域に接続す
るように、上記第１の導電層上の全面に第２の導電層を
形成する工程と、この第２の導電層と下地の上記第１の
導電層をパターニングして、上記Ｂｉｐトランジスタ形
成領域内の所定領域には上記エミッタ開口部を持つ上記
第１の導電層と上記第２の導電層とから成るエミッタ電
極を、上記ＭＯＳトランジスタ形成領域内の所定領域に
は上記第１の導電層と上記第２の導電層とから成るゲー
ト電極を形成する工程とを有する半導体装置の製造方法
において、上記第２の導電層がポリシリコン層から成
り、上記第１の導電層がアモルファスシリコン層あるい
はグレインサイズがその膜厚の半分以下のポリシリコン
層から成ることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、第２の導電層を形成した後、その上の全面に高
融点材料から成る第３の導電層を形成して、この第３の
導電層、上記第２の導電層、および第１の導電層をパタ
ーニングして、Ｂｉｐトランジスタ形成領域内の所定領
域にはエミッタ開口部を持つ上記第１の導電層と上記第
２の導電層と上記第３の導電層とから成るエミッタ電極
を、ＭＯＳトランジスタ形成領域内の所定領域には上記
第１の導電層と上記第２の導電層と上記第３の導電層と
から成るゲート電極を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6821893A JPH06283674A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6821893A JPH06283674A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283674A true JPH06283674A (ja) | 1994-10-07 |
Family
ID=13367448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6821893A Pending JPH06283674A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
-
1993
- 1993-03-26 JP JP6821893A patent/JPH06283674A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
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