JPS61294867A - 複数個のゲ−トレベルを有する半導体デバイスの製造方法 - Google Patents

複数個のゲ−トレベルを有する半導体デバイスの製造方法

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JPS61294867A
JPS61294867A JP61139960A JP13996086A JPS61294867A JP S61294867 A JPS61294867 A JP S61294867A JP 61139960 A JP61139960 A JP 61139960A JP 13996086 A JP13996086 A JP 13996086A JP S61294867 A JPS61294867 A JP S61294867A
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gate
level
layer
etching
gates
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JP61139960A
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ピエール・ブランシヤール
ジヤン・ポール・コルト
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Original Assignee
Thomson CSF SA
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66954—Charge transfer devices with an insulated gate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野と背景 本発明は、複数個のゲートレベルを有する半導体ジノ９
イスを製造する方法に係わる。
本発明は特に電荷転送デバイスの製造に適用され得、本
明細書ではこの分野を特に検討する。しかし本発明は、
例えばＭＯＳトランジスタから成る光感応性デバイスな
ど複数個のゲートレベルを有するあらゆる半導体デバイ
スの製造に適用され得る。
る。
上記分野では通常６複数個のゲートレベル”という表現
が、同一平面上に位置するがその形成は同時には行なわ
れなかった複数個のゲートを意味することが想起される
。即ち、上記複数個の異なっているゲートの下に位置す
るべき当該半導体基板部分は個別的に処理され得る。例
えば、単方向転送の実現に必要なチャネル電位の非対称
性がイオン注入によってもたらされる、２個のゲートレ
ベルを有する電荷転送デ、２イスを製造する場合、第１
のレベルのゲートの下に位置するべき基板部分をドープ
して第１のレベルのゲートを形成し、次いで第２のレベ
ルのゲートの下に位置するべき基板部分をドープして第
２のレベルのゲートを形成しなければならない。
従来の技術 従来の技術において、イオン注入によって非対称性とさ
れ九複数個のゲートレベルを有する電荷転送デバイスが
公知である。
従来技術の欠点は、二のレベルのゲートが下のレベルの
ゲートに相当型なったデバイスがもたらされる点である
。このような重なシはゲート同士の無視し得ない容量性
結合を招き、その結果デバイスの動作が妨げられる。
また、上記結合はデバイス毎に異なり得、このことは互
いに異なるレベルの２個の電極が相互接続され九二相構
造デ、ｌ？イスにおいて特に問題である。寄生容量が同
じでないため、異なる電極対は異なるアクセス時間を有
し、デノイス毎に調節され九クロック信号が必要となる
恐れが有る。
更に、上記のようなゲートの重なシは、集積化を最大限
に達成したい時の支障となるようなゾロフィールを一ノ
々イスに付与する。
発明の概要 本発明は、ｎ個のゲートレベルを有する半導体デバイス
を製造する方法であって、 １）半導体基板上に誘電層、次いで第１のレベルのゲー
トを構成するべき材料層、更に再び誘電層を堆積する工
程、 ２）上方の２層をエツチングすることによって第１のレ
ベｌルのゲートを形成する工程、３）第１のレベルのゲ
ート側面を絶縁する工程、３）第１のレベルのゲートを
構成するべき第２の材料層を堆積する工程、 ５）前記第２の材料層に、第１のレベルのゲート上面を
被覆する誘電層に達する穴を設ける工程、６）第２のレ
ベルのゲートに薄い誘電層を堆積する工程、 ７）第３のレベルのゲートを構成するべき第３の材料層
を堆積する工程、 ８）第３のレベルのゲートをエツチングによって形成す
る工程、 ９）前記のように、堆積し之最後のし４ルのゲートに薄
い誘電層を堆積し、次いでより上のレベルのゲートを構
成するべき新たな材料層を堆積して、前記よυ上のレベ
ルのゲートをエツチングによって形成することを繰返す
工程、 １Ｇ）　　全ゲートをエツチングによって形成した後、
格子状ゲートを被覆する薄い誘電層（８）の到達可能部
分を第２のレベルのグー）（（ｈ）から除去する工程、 １１）　　次いで、プラズマエツチングかまたは化学エ
ツチングによって第２のレベルのゲートの、第１のレベ
ルのゲートの上に掛かる部分をその内面及び外面から同
時に除去する工程 を含む製造方法を提供する。
本発明はまた、ｎ個のゲートレベルを有する半導体デバ
イスを製造する方法であって、１）半導体基板上に誘電
層、次いで第１のレベルのゲートを構成するべき材料層
、更に再び誘電層を堆積する工程、 ２）上方の２層をエツチングすることによって第１のレ
ベルのゲートを形成する工程、３）　第１のレベルのゲ
ート側面を絶縁する工程、３）第１のレベルのゲートを
構成するべき第２の材料層を堆積する工程、 ５）第２のレベルのゲート上に厚い酸化物層を堆積する
工程、 ６）第２のレベルのゲートをエツチングによって、該グ
ー）Ｋ第１のレベルのゲート上面を被覆する誘電層゛に
達する穴を設けつつ形成する工程、７）第２のレベルの
ゲートの、該ゲート形成時に露出された面に薄い酸化物
層を成長させる工程、８）第３のレベルのゲートを構成
するべき第３の材料層を堆積する工程、 ９）第１のレベルのゲート上に厚い酸化物層を堆積する
工程、 １０）　　第３のレベルのゲートをエツチングによって
形成する工程、 １１）　　第３のレベルのゲートの、該ゲート形成時に
露出された面に薄い酸化物質を成長させる工程、 １２）　　上記のように、堆積した最後のレベルのゲー
ト上に厚い酸化物層を堆積してから前記ゲートをエツチ
ングによって形成し、得られ九最後のレベルのゲートの
、該ゲート形成時に露出された面に薄い酸化物層を成長
させ、その後より上のレベルのゲートを構成するべき新
比な材料層を堆積することを繰返す工程、 １３）　　全ゲートをエツチングによって形成した後、
ゲートを被覆する厚い酸化物層を除去する工程、 １４）　　プラズマエツチングかまたは化学エツチング
によって、別のレベルのゲートの上に掛かるゲート部分
ｔその内面及び外面から同時に除去する工程 を含む製造方法をも提供する。
本発明の方法は、標準技術しか用いないという利点を有
する。また、本発明方法は用いられる基板のプロフィー
ルの如何にかかわらず、特に該基板が平坦であろうとな
かろうと適用され得る。
本発明の方法は複数個のゲートレベルを有する例えば第
８図に示したような半導体デノセイスの製造を可能にし
、本発明方法によって製造されるデバイスは次の諸利点
を有する。
従ってこの重なシ合いはゲート側部でのみ起こり、先行
技術によって製造され喪デバイスに存在する寄生容量よ
りはるかに小さい値の寄生容量しかもたらさない。即ち
、上記側部のみでの重なシ合いは、例えば０．３５μｍ
となるが、先行技術に？いては霊なシ合いは通常１．５
μｍである。
□転送効率が最高である。
□最後に、とのデバイスは第８図から知見され得るよう
に平坦である。
第８図に示した構造と密接に関連した構造をもたらし得
る技術が最近知られている。この技術は通常“ＲＩＩ反
応エツチングと呼称され、エツチング技術に基づいてい
る。反応エツチング技術は適用条件が微妙であシ、また
その成果は必ずしも十分でない。そのうえ、ゲートを形
成される基板は平坦でなければならない。
本発明の方法は”ＩＲＥ”技術に対して、単純かつ効率
的で、しかも基板が平坦であると否とにかかわらず適用
可能であるという利点を有する。
本発明のその他の目的、特徴及び効果は、添付図面に示
し九非限定的カ具体例に基づく以下の説明から明らかと
なろう。
異なる図において同じ参照符号は同じ構成要素を示すが
、図の明快さを損なわないように、様々な構成要素の寸
法及び比率は顧慮しなかった。
具体例 第１図から第８図に、２個のゲートレベルを有し、かつ
その際第１のレベルが誘電層上に形成される半導体デバ
イスの製造に適用された場合の本発明方法の様々な工程
を示す。
第１図に示し九半導体基板１は、誘電層２、次いで第１
のレベルのゲートを構成するべき材料層３、更に別の誘
電層４によって被覆されている。
半導体基板１は単結晶シリコンによって構成され得る。
基板１はまた、ＳＯ８構造のシリコン層その他任意の半
導体層であシ得る。
誘電層２は１つ以上の誘電層から成り得る。例えば、前
記層２はシリカ、窒化物、窒化物で被覆されたシリカ等
によって構成され得る。
第１のレベルのゲートを構成するべき材料層３は、例え
ば多結晶シリコンあるいはシリサイＰで被覆された多結
晶シリコンから成り得る。製造されるべきデ／々イスが
電荷転送デバイスでない場合は、層３は例えばアルミニ
ウムのような金属から成り得る。
誘電層４は、例えばシリカのような酸化物の層で、ｌ得
る。この酸化物層は、酸化物の成長あるいは例えば熱分
解による堆積によって形成され得る。
層３が金属層である場合は、例えば熱分解堆積法あるい
はプラズマ堆積法によって低温での酸化物堆積物４が形
成される。
第２図は、層３及び４にフォトリングラフィ式エツチン
グを施したところを示す。
このエツチングによって得られた第１のレベルのゲート
の測面の傾斜が、第１のレベルのゲートと第２のレベル
のゲートとの最終的な重なシ合いを決定する。
形成した第１のレベルのゲートの側面を絶縁する工程を
第３図に示す。
上記絶縁は、例えば第３図に示したような酸化物成長５
によって実現できる。
この絶縁はまた、酸化物層を例えば熱分解によって堆積
することによっても実現可能である。
第１図の工程においては、第２のレベルのゲートを構成
するべき第２の材料層６を堆積する。
この層６は、第１のレベルのゲートの形成に用いられた
層３とは異なシ得る。
第５図の工程においては、第１のレベルのゲート上面を
被覆する酸化物層４への到達を可能にする穴７を上記層
６に設ける。
穴７は層６の性質に応じて、例えばフォトエツチングあ
るいは化学エツチングによって形成され得る。穴７の中
心を第１のレベルのゲートの中心にごく厳密に一致させ
る必要はなく、その理由は穴７の位置が第１のレベルの
ゲートと第２のレベルのゲートとの重なシ合いの一様性
を制約することはないからである。後続各図の説明から
明らかなように、穴７を設けるのは層４に達してこの層
４を除去し、層６をその両面からエツチングするためで
ある。故に、穴７を厳密に位置決めする必要はない。
第６図においては、層４は除去され、その結果ゲート３
上面が露出している。
層４が酸化物から成る場合は、例えばフッ化水素酸での
化学エツチングによって除去され得る。
上記のようなエツチングの速度は非常に良く制御され得
るので酸化物層５１でか除去されることはなく、従って
第１及び第２のレベルのグー）間の絶縁は保証される。
本発明方法の次の工程は、第１のレベルのゲート３の上
に掛かる層６の部分の除去である。
この工程は、 □プラズマエツチングによってか、あるいは□化学エツ
チングによって 実施し得る。
もしプラズマエツチングが所望である場合は、例えば多
結晶シリコンから成る層６をエツチングすべきガスを使
用する。
このガスの作用時間は、該ガスが層６の厚みの実質的に
Ｈに作用するように決定される。それによって、層６の
層３上に掛かる部分はその両面に上記ガスの作用を受け
るので完全に除去され得、また層６の水平部分は約％だ
け除去され得る。第７図において、層６の除去される部
分に斜線を引いた。
プラズマエツチングの結果を第８図に示す。第１のレベ
ルのゲート３上に掛かる第２のレベルのゲート６部分が
除去されている。第１及び第２のレベルのゲート３及び
６の厚みは、第６図の工程に関して示したゲート３及び
６の厚みの実質的にＨに減少している。記号Ｇ１及びＧ
２によっても示される第１及び第２のレベルのゲートの
重なシ合いは、第２図に示したエツチングによってもた
らされるグー）Ｇｌの傾斜側面によって規定される。
２個のゲートレベルは、第３図の工程においてその厚み
を決定された層５によって互いに絶縁されている。
第８図において得られたデバイスが完全に平坦であるこ
とが知見され得る。
電荷転送デバイスの製造に必要であるが、複数個のゲー
トレベルを形成する方法とは無関係であるイオン注入作
業は、第１図から第８図に示さなかった。
第７図は、層６の第１のレベルのゲート上に掛かる部分
が化学エツチングによってどのように除去され得るかを
示す。
ゲート６が多結晶シリコンから成る場合は、上記化学エ
ツチングはゲート６を酸化させてから行なわれる゛。
酸化の継続時間は、ゲート６の厚みの１／２が酸化する
ように調節される。
第７図において、ゲート３の厚み並びにゲート６の平坦
部分の厚みの約にの酸化と、ゲート６のゲート３上に掛
かる部分全体の酸化とを斜線によって表わす。ゲート６
のゲート３上に掛かる部分は、その内面及び外面から同
時に酸化するので全体が酸化す石ことになる。
還元によって斜線部分が除去され、第８図に示し之構造
が得られる。
ゲート６が金属から成る場合は、予備的な酸化工程を必
ずしも含まない化学エツチングが行なわれる。
第１のレベルのグー）　Ｇｓと層４との間にプラズマエ
ツチングあるいは化学エツチングに対する保護層を配置
することによって、第６図から第８図に示した諸工程の
間ゲートＧＫを保護することが可能である。保護層とし
ては、例えばシリコイ窒化物８ｉ３Ｎ４０層が用いられ
得る。
第９図及び第１０図は、３個のゲートレベルを有する半
導体デバイスを製造する場合に付加されなければならな
い工程を示す。即ち第９図及び第１０図は本発明方法の
、ゲートレベルが３個である場合の２種の変形例を示す
。これらの変形例において製造されるべきデバイスは、
例えば第１図から第８図の具体例の場合同様、チャネル
電位の非対称性がイオン注入によってもたらされるデバ
イスである。イオン注入作業は図示しなかった。
上述したような諸工程をまず繰返す。
次に、第２のレベルのグー）（ｈを第３のレベルのゲー
ト形成のためのエツチングから保護するべく該グー）（
ｈ上に誘電層を堆積する。
第９図では、ゲート（ｈをエツチングによって形成した
後その上に薄い誘電層８を堆積する。
堆積された層８は、ゲートＧ！の全面を覆う。この薄い
層８は、例えば窒化物あるいは酸化物層でらシ得る。
層９にも同時にエツチングを施す。
層９は、層４の厚みと同じオーダの厚みを有する厚い酸
化物層である。この厚い酸化物層はプラズマ堆積法、熱
分解法あるいは酸化物成長によって形成され得る。
ゲートＧ−の該ゲートＧ２のエツチング形成時に露出さ
れた面を保護するために、実質的に垂直でおるこの面に
薄い酸化物層１０を成長させる。
続いて、第９図及び第１０図の何れに示した具体例にお
いても、第３のレベルのグー）Ｇａ　を構成するべき第
３の材料層１１を堆積する。
この層１１にエツチングを施す。層１１の前記エツチン
グによって除去された部分を、第９図及び第１０図に破
線で示した。
エツチング終了後、第９図及び第１０図のグー）（ｈを
保護する誘電層８及び９を除去する。
第９図に示した具体例においてグー）（ｈを被覆する薄
い誘電層８は、グー）（ｈと０３とが重なシ合い、これ
らのグー）　Ｇｚ及びＧ３を互いに絶縁するのに該層８
が不可欠である領域以外の全領域から除去される。
第９図の場合、ゲートＧ鵞及びＧ３の重なシ合いは最小
化し得ない。
即ち第９図右手に示すように、薄い誘電層８の位置する
グー）（ｈ及び０３間のギャップは１０００〜２０００
Ａのオーダで非常に狭く、グー）（ｈ　　をその内面に
エツチングを施して除去することができないので、ゲー
ト虫及びＧ３の重なシ合いの最小化は不可能である。
他方、第１０図に示した変形例では、厚い酸化物層４及
び９を薄い酸化物層５及び１０の損傷を伴わずに同時に
除去し得る。
従って、グー）Ｇｓのグー）（ｈ上に掛かる部分を第５
図から第８図の説明で述べたようにして除去することが
可能である。
こうして、第１０図の変形例では３個のレベルのグー）
ＧＩＩＧ！及びＧ３の重なシ合いを最小化し得る。
本発明の方法は、第９図及び第１０図を参照しつつ上述
した二つの具体例の形態において、ｎ個のゲートレベル
を有する半導体ジノζイスの製造に適用され得る。
第９図に示した具体例の場合、ｎ個のゲートレベルを得
るには第１図から第５図に示した工程に続けて次の諸工
程を実施する。
□第２のレベルのゲートＧ２に薄い誘電層８を堆積する
工程、 □第３のレベルのグー）Ｇｓを構成するべき第３の材料
層１１を堆積する工程、 □第３のレベルのゲートをエツチングによって形成する
工程、 □前記のように、堆積した最後のレベルのゲートに薄い
誘電層を堆積し、次いでより上のレベルのゲートを構成
するべき新たな材料層を堆積して、前記より上のレベル
のゲートをエツチングによって形成することを繰返す工
程、 □全ゲートをエツチングによって形成した後、ゲートを
被覆する薄い誘電層８の到達可能部分を第２のレベルの
ゲートＧ２から除去する工程、□次いで、プラズマエツ
チングかまたは化学エツチングによって、第２のレベル
のゲート６、Ｇ２の第１のレベルのゲート３上に掛かる
部分をその内面及び外面から同時に除去する工程。
第１０図に示した具体例の場合１ｄｎ個のゲートレベル
を得るのに、第１図から第１図に示した工程に続けて次
の諸工程を実施する。
□第２のレベルのグー）（ｈ上に厚い酸化物層９を堆積
する工程、 る誘電層４に達する穴７を設けつつ形成する工程、□第
２のレベルのゲートＧ２の、該ゲートＧ２形成時に露出
された面に薄い酸化物層を成長させる工程、 □第３のレベルのグー）Ｇｓを構成するべき第３の材料
層１１を堆積する工程、 □第３のレベルのグー）Ｇｓ上に厚い酸化物層を堆積す
る工程、 □第３のレベルのゲートをエツチングによって形成する
工程、 □第３のレベルのゲートの、該ゲート形成時に露出され
た面に薄い酸化物層を成長させる工程、□上記のように
、堆積した最後のレイルのゲート上に厚い酸化物層を堆
積してから前記ゲートをエツチングによって形成し、得
られた最後のレベルのゲートの、該ゲート形成時に露出
された面に薄い酸化物層を成長させ、その後より上のレ
ベルのゲートを構成するべき新たな材料層を堆積するこ
とを繰返す工程、 □全ゲートをエツチングによって形成した後、ゲートを
被覆する厚い酸化物層４，９を除去する工程、 □プラズマエツチングかまたは化学エツチングによって
、別のレベルのゲートの上に掛かるゲート部分をその内
面及び外面から同時に除去する工程。
２個のゲートレベルを有するデノイスの製造に関し材料
の性質、用いる様々な技術等について上述したことは総
て、ｎ個のゲートレベルを有するデバイスの製造にも該
当する。
即ち、例えば第２のレベル以上のゲートを構成するべき
材料層は多結晶シリコンから成り、最終工程は酸化後に
実施される化学エツチングである。
また、様々なレベルのゲートと該ゲートを被覆する誘電
層との間に、エツチングに対する保護層を堆積すること
もできる。
【図面の簡単な説明】
第１図から第８図は２個のゲートレベルを有する半導体
デ、２イスの製造に適用された場合の本発明方法の様々
な工程を示す説明図、第９図及び第１０図は３個のゲー
トレベルを有する半導体デ、２イスを製造する場合の補
足工程を示す説明図である。 １・・・半導体基板、２，４，８．９・・・誘電層、３
．６゜１１・・・材料層、５．１０・・・酸化物層、７
・・・穴。

Claims (15)

    【特許請求の範囲】
  1. （１）ｎ個のゲートレベルを有する半導体デバイスを製
    造する方法であつて、 １）半導体基板上に誘電層、次いで第１のレベルのゲー
    トを構成するべき材料層、更に再び誘電層を堆積する工
    程、 ２）上方の２層をエッチングすることによつて第１のレ
    ベルのゲートを形成する工程、 ３）第１のレベルのゲート側面を絶縁する工程、４）第
    ２のレベルのゲートを構成するべき第２の材料層を堆積
    する工程、 ５）前記第２の材料層に、第１のレベルのゲート上面を
    被覆する誘電層に達する穴を設ける工程、 ６）第２のレベルのゲートに薄い誘電層を堆積する工程
    、 ７）第３のレベルのゲートを構成すべき第３の材料層を
    堆積する工程、 ８）第３のレベルのゲートをエッチングによつて形成す
    る工程、 ９）前記のように、堆積した最後のレベルのゲートに薄
    い誘電層を堆積し、次いでより上のレベルのゲートを構
    成するべき新たな材料層を堆積して、前記より上のレベ
    ルのゲートをエッチングによつて形成することを繰返す
    工程、 １０）全ゲートをエッチングによつて形成した後、ゲー
    トを被覆する薄い誘電層の到達可能部分を第２のレベル
    のゲートから除去する工程、 １１）次いで、プラズマエッチングかまたは化学エッチ
    ングによつて第２のレベルのゲートの、第１のレベルの
    ゲートの上に掛かる部分をその内面及び外面から同時に
    除去する工程 を含む製造方法。
  2. （２）ｎ個のゲートレベルを有する半導体デバイスを製
    造する方法であつて、 １）半導体基板上に誘電層、次いで第１のレベルのゲー
    トを構成するべき材料層、更に再び誘電層を堆積する工
    程、 ２）上方の２層をエッチングすることによつて第１のレ
    ベルのゲートを形成する工程、 ３）第１のレベルのゲート側面を絶縁する工程、４）第
    ２のレベルのゲートを構成するべき第２の材料層を堆積
    する工程、 ５）第２のレベルのゲート上に厚い酸化物層を堆積する
    工程、 ６）第２のレベルのゲートをエッチングによつて、該ゲ
    ートに第１のレベルのゲート上面を被覆する誘電層に達
    する穴を設けつつ形成する工程、 ７）第２のレベルのゲートの、該ゲート形成時に露出さ
    れた面に薄い酸化物層を成長させる工程、 ８）第３のレベルのゲートを構成するべき第３の材料層
    を堆積する工程、 ９）第３のレベルのゲート上に厚い酸化物層を堆積する
    工程、 １０）第３のレベルのゲートをエッチングによつて形成
    する工程、 １１）第３のレベルのゲートの、該ゲート形成時に露出
    された面に薄い酸化物層を成長させる工程、 １２）上記のように、堆積した最後のレベルのゲート上
    に厚い酸化物層を堆積してから前記ゲートをエッチング
    によつて形成し、得られた最後のレベルのゲートの、該
    ゲート形成時に露出された面に薄い酸化物層を成長させ
    、その後より上のレベルのゲートを構成するべき新たな
    材料層を堆積することを繰返す工程、 １３）全ゲートをエッチングによつて形成した後、ゲー
    トを被覆する厚い酸化物層を除去する工程、１４）プラ
    ズマエッチングかまたは化学エッチングによつて、別の
    レベルのゲートの上に掛かるゲート部分をその内面及び
    外面から同時に除去する工程 を含む製造方法。
  3. （３）最終工程において第２のレベルのゲートを構成す
    る材料層のエッチングを前記層の厚みの実質的に１／２
    が除去されるように調節することを特徴とする、特許請
    求の範囲第１項に記載の方法。
  4. （４）誘電層をその成長あるいは堆積によつて得ること
    を特徴とする、特許請求の範囲第１項に記載の方法。
  5. （５）第１のレベルのゲート側面を酸化物成長あるいは
    堆積によつて絶縁することを特徴とする、特許請求の範
    囲第１項に記載の方法。
  6. （６）第２の材料層に穴を化学エッチングあるいはフォ
    トエッチングによつて設けることを特徴とする、特許請
    求の範囲第１項に記載の方法。
  7. （７）第２のレベル以上のゲートを構成するべき材料層
    が多結晶シリコンから成り、最終工程は酸化後に実施さ
    れる化学エッチングであることを特徴とする、特許請求
    の範囲第１項に記載の方法。
  8. （８）ゲートと該ゲートを被覆する誘電層との間にエッ
    チングに対する保護層を堆積することを特徴とする、特
    許請求の範囲第１項に記載の方法。
  9. （９）誘電層をその成長あるいは堆積によつて得ること
    を特徴とする、特許請求の範囲第２項に記載の方法。
  10. （１０）第１のレベルのゲート側面を酸化物成長あるい
    は堆積によつて絶縁することを特徴とする、特許請求の
    範囲第２項に記載の方法。
  11. （１１）第２の材料層に穴を化学エッチングあるいはフ
    ォトエッチングによつて設けることを特徴とする、特許
    請求の範囲第２項に記載の方法。
  12. （１２）第２のレベル以上のゲートを構成するべき材料
    層が多結晶シリコンから成り、最終工程は酸化後に実施
    される化学エッチングであることを特徴とする、特許請
    求の範囲第２項に記載の方法。
  13. （１３）ゲートと該ゲートを被覆する誘電層との間にエ
    ッチングに対する保護層を堆積することを特徴とする、
    特許請求の範囲第２項に記載の方法。
  14. （１４）２個のゲートレベルを有する半導体デバイスを
    製造する方法であつて、 １）半導体基板上に誘電層、次いで第１のレベルのゲー
    トを構成するべき材料層、更に再び誘電層を堆積する工
    程、 ２）上方の２層をエッチングすることによつて第１のレ
    ベルのゲートを形成する工程、 ３）第１のレベルのゲート側面を絶縁する工程、４）第
    ２のレベルのゲートを構成するべき第２の材料層を堆積
    する工程、 ５）前記第２の材料層に、第１のレベルのゲート上面を
    被覆する誘電層に達する穴を設ける工程、 ６）次いで、プラズマエッチングかまたは化学エッチン
    グによつて第２のレベルのゲートの、第１のレベルのゲ
    ートの上に掛かる部分をその内面及び外面から同時に除
    去する工程 を含む製造方法。
  15. （１５）２個のゲートレベルを有する半導体デバイスを
    製造する方法であつて、 １）半導体基板上に誘電層、次いで第１のレベルのゲー
    トを構成するべき材料層、更に再び誘電層を堆積する工
    程、 ２）上方の２層をエッチングすることによつて第１のレ
    ベルのゲートを形成する工程、 ３）第１のレベルのゲート側面を絶縁する工程、４）第
    ２のレベルのゲートを構成するべき第２の材料層を堆積
    する工程、 ５）第２のレベルのゲート上に厚い酸化物層を堆積する
    工程、 ６）第２のレベルのゲートをエッチングによつて、該ゲ
    ートに第１のレベルのゲート上面を被覆する誘電層に達
    する穴を設けつつ形成する工程、 ７）プラズマエッチングかまたは化学エッチングによつ
    て第２のレベルのゲートの、第１のレベルのゲートの上
    に掛かる部分をその内面及び外面から同時に除去する工
    程 を含む製造方法。
JP61139960A 1985-06-18 1986-06-16 複数個のゲ−トレベルを有する半導体デバイスの製造方法 Pending JPS61294867A (ja)

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FR8509242A FR2583573B1 (fr) 1985-06-18 1985-06-18 Procede de realisation d'un dispositif semi-conducteur a plusieurs niveaux de grille.
FR8509242 1985-06-18

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EP0209425A1 (fr) 1987-01-21
US4724218A (en) 1988-02-09
FR2583573A1 (fr) 1986-12-19
EP0209425B1 (fr) 1990-05-23
DE3671573D1 (de) 1990-06-28

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