NL8202777A - Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. - Google Patents
Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. Download PDFInfo
- Publication number
- NL8202777A NL8202777A NL8202777A NL8202777A NL8202777A NL 8202777 A NL8202777 A NL 8202777A NL 8202777 A NL8202777 A NL 8202777A NL 8202777 A NL8202777 A NL 8202777A NL 8202777 A NL8202777 A NL 8202777A
- Authority
- NL
- Netherlands
- Prior art keywords
- insulating
- insulating layer
- strips
- layer
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000000034 method Methods 0.000 title claims description 19
- 239000004020 conductor Substances 0.000 claims description 75
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000011282 treatment Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- FQFKTKUFHWNTBN-UHFFFAOYSA-N trifluoro-$l^{3}-bromane Chemical compound FBr(F)F FQFKTKUFHWNTBN-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
« Λ ί & ΕΗΝ 10.404 . 1 N.V. Philips1 Gloeilampenfabrieken te Eindhoven.
"Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan”.
De uitvinding heeft betrekking qp een halfgeleiderinrichting bevattende een halfgeleiderlichaam net een oppervlak dat althans voor een deel is bedekt net een eerste isolerende laag waarop een patroon van ge-leiderstroken aanwezig is dat is bedekt net een overeenkomstig patroon 5 van isolaties broken met randen die over de geleiderstroken steken, waarbij onder de randen aanwezige zijkanten van de geleiderstroken zijn bedekt met isolerende banen. -
De uitvinding heeft tevens betrekking op een werkwijze voor het vervaardigen van zo'n inrichting.
10 Een dergelijke inrichting is bijvoorbeeld een ladingsgekoppelde beeldcpneeminrichting waarbij de eerste isolerende laag een poortdiëlec-tricum is en waarbij de daarop aanwezige geleiderstroken poortelektrodes vormen. Door aan de poortelektrodes geschikte spanningspulsen toe te voeren, kan in het halfgeleiderlichaam lading worden verzameld die represen-15 tatief is voor een op te nemen beeld en kan deze lading door het halfgeleiderlichaam. worden getransporteerd.
Uit de Europese octrooiaanvrage nr. 26376 is een halfgeleiderinrichting van de in de aanhef genoemde soort bekend, waarbij de isolerende banen bestaan uit siliciumoxide. De bekende halfgeleiderinrichting 20 wordt vervaardigd door op een van een laag siliciumoxide voorzien oppervlak van een siliciumsubstraat een laag geleidend polykristallijn silicium en een tweede laag siliciumoxide aan te brengen, waarna in de tweede laag siliciumoxide het patroon van isolatiestroken wordt gevormd dat vervolgens wordt gébruikt bij het door etsen aanbrengen van het overeenkomstige pa-25 troon van geleiderstroken in de laag polykristallijn silicium die daarbij zodanig wordt ondergeëtst, dat de geleiderstroken vrijliggende zijkanten vertonen die onder randen van de isolatiestroken zijn gelegen. Daarna worden de geleiderstroken van polykristallijn silicium voorzien van isolerende banen door het vrijliggende polykristallijne silicium bij hoge tempe-30 ratuur door thermische oxydatie om te zetten in silicium oxide.
Bij de bekende beschreven halfgeleiderinrichting is de keuze van geleidende materialen voor de vervaardiging van de geleiderstroken beperkt tot polykristallijn silicium, waardoor alleen geleiderstroken met een re- 8202777 ΡΗΝ 10.404 2 » ΐ • É latief grote weerstand gerealiseerd kunnen vorden. Een verder bezwaar van de bekende beschreven halfgeleiderinrichting is, dat de isolerende banen worden vervaardigd door thermische oxydatie van polykristallijn silicium. Bij deze behandeling worden tussen de geleiderstroken gelegen delen van 5 de op het oppervlak van het siliciumsuhstraat aanwezige siliciumoxide laag verder geoxideerd waardoor dikte en diepte in het substraat toenemen. Wordt op deze plaatsen een tweede patroon van geleiders aangebracht, dan zullen elektrische pulsen op dit tweede patroon in het substraat aanwezige ladingen op andere wijze beïnvloeden dan elektrische pulsen qp het 10 eerste patroon. Dit is ongewenst.
De uitvinding beoogt onder meer een halfgeleiderinrichting te verschaffen waarbij de keuze van de geleidende materialen voor de vervaardiging van de geleiderstroken niet beperkt is tot polykristallijn silicium en waarbij de dikte van de eerste isolerende laag bij de vervaardiging 15 van de halfgeleiderinrichting plaatselijk slechts in geringe mate wordt beïnvloed., terwijl de diepte ervan niet verandert.
Een halfgeleiderinrichting van de in de aanhef genoemde soort heeft daartoe, volgens de uitvinding als kenmerk, dat de isolerende banen de ruimten onder de randen van de isolaties troken vullen en althans gren- 20 zend aan de zijkanten van de geleiderstroken en de eerste isolerende laag bestaan uit een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag.
De. halfgeleiderinrichting volgens de uitvinding kan qp soortgelijke wijze worden vervaardigd als de bekende beschreven inrichting, 25 met dit verschil dat de zijkanten van de geleiderstroken niet worden voorzien van isolatiebanen door thermische oxydatie van polykristallijn silicium, maar door op het oppervlak een derde isolerende laag af te zetten die onder de randen van de isolatiestroken gelegen ruimten vult en waarvan ten minste het in het begin van de afzetting gevormde deel selektief 30 etsbaar is ten opzichte van de eerste isolerende laag. Daarna kan de derde isolerende laag worden weggeëtst van de naast de isolatiestroken gelegen delen van de eerste isolerende laag, waarbij de dikteen diepte van de laatste laag slechts in geringe mate wordt beïnvloed. Bij toepassing van deze werkwijze is ook de keuze van het materiaal voor de geleiderstroken 35 niet beperkt tot polykristallijn silicium, maar kanen ook metalen zoals wolfram en molybdeen alsmede silicides van deze metalen in aanmerking. Hierdoor kunnen geleiderstroken worden gerealiseerd die .een veel geringere weerstand vertonen als die vervaardigd van polykristallijn silicium.
8202777 é 4 ψ i PHN 10.404 3
Een voorkeursuitvoering van de halfgeleiderinrichting volgens de uitvinding heeft als kenmerk, dat de isolerende banen een homogene dwarsdoorsnede vertonen. Deze halfgeleiderinrichting laat zich qp erg eenvoudige wijze vervaardigen, omdat de derde isolerende laag in de vorm 5 van een homogene laag in een enkele bewerking qp het oppervlak van. het halfgeleiderlichaam kan worden aangebracht terwijl ook het wegetsen van de derde isolerende laag van de eerste isolerende laag in een enkele, bewerking kan worden uitgevoerd.
Een andere voorkeursuitvoering van de halfgeleiderinrichting 10 volgens de uitvinding heeft als kenmerk, dat de isolerende banen een dwarsdoorsnede vertonen met een aan de geleiderstroken en de eerste isolerende laag grenzende rand van een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag en een kern van hetzelfde materiaal als de eerste isolerende laag. Deze halfgeleiderinrichting kan 15 vervaardigd worden door op het oppervlak van het halfgeleiderlichaam een dubbellaag af te zetten waarvan het eerst afgezette deel selektief ten opzichte van de eerste isolerende laag etsbaar is en waarvan het andere deel bestaat uit hetzelfde materiaal als de tweede isolerende laag. Vervolgens kan deze dubbellaag dan van de eerste isolerende laag worden ver-20 wijderd door twee achtereenvolgende etsbewerkingen, waarbij het eerst afgezette deel van de derde laag als een etsstop dient bij het verwijderen van het laatst afgezette deel van de derde laag. Het eerst afgezette deel van de derde laag kan daarom erg dun zijn, zodat de isolatiebanen qp de zijkanten van de geleiderstroken praktisch een zelfde materiaal samenstel-25 ling hebben als de isolatiestroken boven de geleiderstroken. Hierdoor is een optreden van mechanische spanningen tegengegaan.
Bij voorkeur bestaan de geleiderstroken en de isolerende banen van de halfgeleiderinrichting volgens de uitvinding uit vanuit een gasfase bij verlaagde druk afgezet materiaal gekozen uit siliciumoxide en 30 siliciumnitride. Behalve dat deze materialen uitstekend ten opzichte van elkaar etsbaar zijn, bezitten zij goede isolerende eigenschappen.
De uitvinding heeft tevens betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een van een eerste isolerende laag voorzien oppervlak van een halfgeleiderlichaam 35 een laag geleidend materiaal en een tweede isolerende laag worden aangebracht, waarna in de tweede isolerende laag een patroon van isolatiestroken wordt gevormd dat vervolgens wordt gebruikt als masker bij het door etsen aanbrengen van een overeenkomstig patroon van geleiderstroken in de 8202777 * » PHN 10.404 4 a laag geleidend materiaal die daarbij zodanig wordt ondergeëtst , dat de geleiderstroken vrij liggende zijkanten vertonen die onder randen van de isolaties troken zijn gelegen waarna de vrij liggende zijkanten worden voorzien van isolerende banen.
5 Uit de Europese octrooiaanvrage nr. 26.376 is een werkwijze van de hiervoor genoemde soort bekend/ waarbij de eerste en de tweede isolerende laag van siliciumoxide en de geleiderstroken van polykristallijn silicium worden vervaardigd. De zijkanten van de geleiderstroken worden voorzien van isolerende banen door het vrijliggende polykristallijn sili-10 cium bij hoge temperatuur door thermische oxydatie cm te zetten in siliciumoxide.
Met deze békende werkwijze kunnen slechts geïsoleerde geleiderstroken van polykristallijn silicium vrorden vervaardigd. Ook zullen tijdens de thermische oxydatie van de zijkanten van de geleiderstroken de niet 15 met polykristallijn silicium bedekte delen van de eerste isolerende laag verder oxyderen en daardoor in dikte toenemen.
De uitvinding beoogt onder meer een werkwijze te verschaffen waarbij genoemde bezwaren zijn tegen gegaan.
Een werkwijze van de hiervoor genoemde soort heeft hiertoe/ vol-20 gens de uitvinding, als kenmerk, dat de isolerende banen worden aangebracht door qp het geheel een derde isolerende laag af te zetten die onder de randen van de isolatiestroken gelegen ruimten vult en waarvan althans het in het begin van de afzetting gevormde deel selektief etsbaar is ten opzichte van de eerste isolerende laag, waarna de derde isolerende laag 25 wordt geëtst totdat naast de isolatiestroken gelegen delen van de eerste isolerende laag weer zijn blootgelegd. Door toepassing van deze werkwijze is de keuze van het materiaal voor de geleiderstroken niet beperkt tot polykristallijn silicium, maar konen ook metalen als wolfram en molybdeen alsmede silicides van deze metalen in aanmerking. Ten gevolge van de ge-30 noemde etsselektiviteit is het mogelijk cm de isolerende banen op de zijkanten van de geleiderstroken zo aan te brengen, dat de dikte van de naast de geleiderstroken gelegen delen van de eerste isolerende laag slechts in geringe mate wordt beïnvloed; waarbij de diepte ervan niet verandert.
Een voorkeursuitvoering van een werkwijze volgens de uitvinding 35 heeft als kenmerk, dat als derde isolerende laag een homogene laag van een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag wordt aangebracht. Deze werkwijze is erg eenvoudig omdat zowel het aanbrengen als het wegetsen van de derde isolerende laag in een enkele 8202777 * -· PHN 10.404 5 bewerking kan warden uitgevoerd.
Een andere voorkeursuitvoering van de werkwijze volgens de uitvinding heeft als kenmerk, dat als derde isolerende laag een dubbellaag waarvan het eerst afgezette deel selektief etsbaar is ten opzichte 5 van de eerste isolerende laag en waarvan het andere deel bestaat uit hetzelfde materiaal als de eerste isolerende laag wordt aangebracht.
Een qp deze wijze vervaardigde halfgeleiderinrichting bezit isolatiebanen op de zijkanten van de geleiderstroken die afgezien, van een dunne rand van. hetzelfde materiaal als de eerste isolerende laag ver-10 vaardigd zijn. Hierdoor is het optreden van mechanische spanningen tegen gegaan.
Bij voorkeur worden de tweede en de derde isolerende laag vervaardigd door vanuit een gasfase bij verlaagde druk isolatiemateriaal af te zetten, waarbij als isolatiemateriaal siliciumoxide of siliciumnitride 15 wordt gekozen. Op deze wijze warden de ruimten onder de randen van de isolatiestroken goed gevuld terwijl de materialen goed selektief ten opzichte van elkaar kunnen worden geëtst.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld, aan de hand van een tekening nader toegelicht. In de tekening tonen: 20 Fig. 1 een dwarsdoorsnede van een relevant deel van een eerste uitvoeringsvoorbeeld van een halfgeleiderinrichting volgens de uitvinding;
Fig. 2 tot en met Fig. 8 achtereenvolgens enkele stadia tijdens de vervaardiging van de inrichting van Fig. 1;
Fig. 9 een dwarsdoorsnede van een relevant deel van een ander 25 uitvoeringsvoorbeeld van een halfgeleiderinrichting volgens de uitvinding en
Fig. 10 tot en met Fig. 12 achtereenvolgens enkele stadia tijdens de vervaardiging van de inrichting van Fig. 9.
De figuren zijn schematisch en niet op schaal getékend, waar-30 bij ter wille van de duidelijkheid in het bijzonder de afmetingen in de dikterichting sterk zijn overdreven. In de figuren zijn overeenkomstige delen met dezelfde verwijzingscijfers aangeduid,
Fig. 1 toont een dwarsdoorsnede van een halfgeleiderinrichting met een halfgeleiderlichaam met een 1 ,um dikke n-type toplaag 1 met een 17 / 35 oppervlakte dotering van circa 10 atomen per cc met een oppervlak 2 dat althans voor een deel is bedekt met een eerste isolerende laag 3 van bijvoorbeeld siliciumoxide met een dikte van circa 100 nm. Op de eerste isolerende laag 3 is een patroon van geleiderstroken 4 aanwezig dat is 82 02 7 77 % PHN 10.404 6 bedekt met een overeenkomstig patroon van isolatiestroken 5 met randen 6 die over de geleiderstroken 4 steken. Onder de randen 6 aanwezige zijkanten 7 van de geleiderstroken 4 zijn bedekt met isolerende banen 8. De isolerende banen 8 vullen de ruimten onder de randen 6 van de isolatie-5 stroken 5 en bestaan althans grenzend aan de zijkanten van de geleiderstroken 4 en de eerste isolerende laag 3 uit een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag 3. Zoals verderop nog zal blijken kunnen hierdoor de geleiderstroken 4 door de isolerende banen 8 en de isolatiestroken 5 geheel geïsoleerd worden, waarbij de dik-10 te van de naast de geleiderstroken 4 gelegen delen van de eerste isolerende laag 3 slechts in geringe mate wordt beïnvloed. Zoals ook zal blijken kunnen verder nog patronen geleiderstroken 9 en 10 worden aangebracht, waarbij tussen de geleiderstroken 4,9 en 10 en het oppervlak 2 van het halfgeleiderlichaam de eerste isolerende laag 3 overal een praktisch 15 gelijke dikte vertoont. De geleiderstroken 9 kunnen op gelijke wijze als de geleiderstroken 4 worden geïsoleerd door isolatiestroken 11 en isolerende banen 12. De geleiderstroken 10 kunnen worden geïsoleerd door een duidelijkheidshalve niet getekende isolerende laag die het gehele oppervlak bedekt. De isolerende laag 3 bezit overal een gelijke diepte.
20 De halfgeleiderinrichting van Fig. 1 is bij voorbeeld een deel van een beeldopneeminrichting waarbij de eerste isolerende laag 3 een poortdiëlectricum is en waarbij de daarop aanwezige geleiderstroken 4,9 en 10 poorteléktroden vormen. Cmdathet poortdiëlectricum overal even d-igp is en onder alle poortelektrodes praktisch dezelfde dikte bezit, zullen elek-25 trische pulsen op deze poortelektrodes in het substraat aanwezige ladingen op dezelfde wijze beïnvloeden; de poorten zullen daarom gelijke drem-pelspanningen vertonen,. Dit is voor een goede werking van de beeldopneeminrichting van groot belang.
De figuren 2 tot en met 8 tonen een werkwijze voor het vervaar-30 digen van de in fig. 1 getoonde halfgeleiderinrichting, waarbij qp een van een eerste isolerende laag 3 - in het voorbeeld een laag silicium-oxide met een dikte van circa 100 nm - voorzien oppervlak 2 van een halfgeleiderlichaam met een 1 ,um dikke n-type toplaag 1 met een oppervlakte 17 / dotering van- circa 10' atomen per cc een laag geleidend materiaal 35 20 van polykristallijn silicium net een dikte van circa 250 nm en een tweede isolerende laag 21 van siliciumoxide met een dikte van circa 250 nm worden aangebracht. In de tweede isolerende laag 21 wordt met behulp van een fotolakmasker 22 en een etsbehandeling een patroon van isola- 8202777 . 1 « ΡΗΝ 10.404 7 tiestroken 5 gevormd. Dit patroon van isolatiestroken 5 dient vervolgens als masker bij het door etsen aanbrengen van een overeenkomstig patroon van geleiderstroken 4 in de laag geleidend materiaal 20, die daarbij zodanig wordt ondergeëtst dat de geleiderstroken 4 vrijliggende zijkanten 5 7 vertonen die onder randen 6, met een breedte van circa 250 nm, dan de isolatiestroken 5 zijn gelegen. Daarna worden de zijkanten 7 voorzien van isolerende banen 8, door op het geheel een derde isolerende laag 23 af te zetten die onder de randen 6 van de isolatiestroken 5 gelegen ruimtes 24 vult en waarvan het in het begin van de afzetting gevormde deel 25 selek-10 tief etsbaar is ten opzichte van de eerste isolerende laag 3. Daarna wordt de derde isolerende laag 23, in het voorbeeld bestaande uit sili-ciumnitride met een dikte van circa 150 nm geëtst totdat naast de isolatiestroken 5 gelegen delen van de eerste isolerende laag 3 weer zijn blootgelegd.
15 Omdat de zijkanten 7 worden voorzien van isolerende banen 8 door op het geheel een derde isolerende laag 23 af te zetten en die behalve in de ruimtes 24 onder de randen 6 van de isolatiestroken 5 weer weg te etsen, is de keuze van het materiaal voor de geleiderstroken 4 niet beperkt tot polykristaliij n silicium. Ook metalen zoals wDlfram en molybdeen als-20 mede siliciden van deze metalen kernen in aanmerking voor het vervaardigen van de geleiderstroken 4. Hierdoor kunnen geleiderstroken worden gerealiseerd die een veel geringere weerstand vertonen als die van polykristal-lijn silicium. Dit is van groot belang voor een verdere miniaturisering van dergelijke halfgeleiderinrichtingen.
25. De derde isolerende laag 23 van siliciumnitride is heel goed selektief te etsen ten opzichte van de eerste isolerende laag 3 van siliciumoxide in heet fosfor zuur, maar ook in bestanddelen van een plasma gevormd in een gasmengsel van tetrafluormethaan (90 vol%), trifluorbroom-, methaan (5 vol%) en zuurstof (5 vol%) gaat het erg goed. In beide geval-30 len gaat het etsen isotroop, dat wil zeggen dat van delen van de derde isolerende laag 23 die dwars op het oppervlak 2 staan evenveel wordt weg-geëtst als van delen die daar evenwijdig aan verlopen. Het etsen wordt gestopt als de eerste isolerende laag 3 tussen de isolatiestroken 5 weer blootligt, waardoor de isolerende banen 8 de in fig. 4 geschetste vorm 35 krijgen. Tengevolge van de grote etstselektiviteit wordt de eerste isolerende laag 3 vrijwel niet dunner. De diepte ervan verandert niet.
Vervolgens wordt de werkwijze herhaald voor het aanbrengen van het volgende patroon geleiderstroken 9. Hiertoe wordt het geheel van 8202777 t * PHN 10.404 8 vrijliggende eerste isolerende laag 3, isolatiestroken 5 en isolerende banen 8 bedekt net een laag geleidend materiaal 30 van polykristallijn silicium, wederom met een dikte van circa 250 nm en een isolerende laag 31 van siliciumoxide ook weer met een dikte van circa 250 nm. In de isole-5 rende laag 31 wordt met behulp van een fotolakmasker 32 en een etsbehan-deling een patroon van isolaties troken 11 gevormd. Dit patroon van iso-latiestroken 11 dient wederom als masker bij het door etsen aanbrengen van een overeenkomstig patroon van geleiderstroken 9 in de laag geleidend materiaal 30 die daarbij zodanig wordt ondergeëtst, dat de geleiderstro-10 ken 9 vrij liggende zijkanten 33 vertonen die onder randen 34 van de isolaties troken 11 zijn gelegen. De zijkanten 33 warden daarna voorzien van isolerende banen 12, door qp het geheel een isolerende laag 35 af te zetten die onder de randen 34 van de isolaties troken 11 gelegen ruimtes vult en waarvan althans het in het begin van de afzetting gevormde deel selek-15 tief etsbaar is ten opzichte van de eerste isolerende laag 3. Daarna wordt de isolerende laag 35, in het voorbeeld bestaande uit siliciumnitride met een dikte van circa 150 nm geëtst totdat de naast de isolaties troken 11 en 5 gelegen delen van de eerste isolerende laag 3 weer zijn blootgelegd. Tenslotte wordt voor de vorming van de geleiderstroken 10 een ge-20 leidende laag 40 van polykristallijn silicium met een dikte van 250 nm over de gehele dan verkregen struktuur aangebracht waarin met behulp van een fotolakmasker 41 en een etsbehandeling de geleiderstroken 10 worden gevormd. Aldus is de in fig. 1 getekende halfgeleiderinrichting verkregen.
25 In de in de figuren 1 tot en met 8 getekende uitvoeringsvorm vertonen de isolerende banen 8 en 12 een homogene dwarsdoorsnede. Deze halfgeleiderinrichting laat zich qp erg eenvoudige wijze maken door in een enkele bewerking de derde isolerende laag 23 van een materiaal dat selèktief etsbaar is ten opzichte van de eerste isolerende laag 3 als 30 een homogene laag af te zetten. In het voorbeeld is de derde laag van siliciumnitride. Deze laag is vervolgens door middel van een enkele ets-bewerking in bijvoorbeeld heet fosforzuur tot op de isolerende laag 3 te verwijderen.
Fig. 9 vertoont een dwarsdoorsnede van een andere uitvoerings-35 vorm, waarbij de isolerende banen 8 en 12 een dwarsdoorsnede vertonen met een aan de geleiderstroken 4 en 9 grenzende rand 50 van een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag 3, in het voorbeeld siliciumnitride met een dikte van circa 40 nm, en een 8202777 ΙΉΝ 10.404 9 kern van hetzelfde materiaal als de eerste isolerende laag 3 die hier van siliciumoxide is. De randen 50 van de isolerende banen 8 en 12 zijn relatief dun, zodat de banen 8 en 12 een samenstelling vertonen die niet veel afwijkt van de isolerende laag 3 en de isolatiestroken 5 en 11. Hierdoor 5 is een optreden van mechanische spanningen tegengegaan.
De figuren 10 tot en met 12 tonen enkele stadia van vervaardiging van de inrichting van fig. 9. Op dezelfde wijze als bij de inrichting volgens fig. 1 wordt qp de eerste isolerende laag 3 patronen , geleider-stroken 4 en isolatiestroken 5 gevormd. Vervolgens wordt hierop de derde 10 isolerende laag 23 afgezet als dubbellaag waarvan het eerst afgezette deel 52- in het voorbeeld siliciumnitride - seléktief etsbaar is ten opzichte van de eerste isolerende laag 3 en waarvan het andere deel 53 bestaat uit hetzelfde materiaal als de eerste isolerende laag 3. De dubbellaag 52, 53 wordt vervolgens naast de isolatiestroken 5 van de eerste 15 laag 3 verwijderd door twee etsbehandelingen. Eerst wordt de laag 53 verwijderd van de laag 52 door een isotrope etsbehandeling 'm een gebufferd waterstoffluoride etsbad en daarna wordt de laag 52 verwijderd door de isotrope etsbehandeling in heet fosfor zuur in dit voorbeeld. Tenslotte resulteert de struktuur zoals getekend in fig. 12. Op analoge wijze kun-20 nen ook de isolerende banen 12 warden aangebracht. Zoals al gezegd is bij een op deze wijze vervaardigde inrichting het optreden van mechanische spanningen tegengegaan.
De isolatiestroken 5 en 11 en de isolerende banen 8 en 12 bestaan uit vanuit een gasfase bij verlaagde druk afgezet materiaal gekozen 25 uit siliciumoxide en siliciumnitride. Hierdoor is bereikt, dat de gelei-derstroken 4,9 en 10 goed ten opzichte van elkaar geïsoleerd zijn. Door de tweede en de derde isolerende laag 21 (31) respectievelijk 23 (35) te vervaardigen door vanuit een gasfase bij verlaagde druk isolatiemateriaal af te zetten, waarbij als isolatiemateriaal siliciumoxide of silicium-30 nitride wordt gekozen, is bereikt, dat de ruimtes onder de randen 6 en 34 van de isolatiestroken 5 en 11 gevuld zijn terwijl de gekozen materialen goed ten opzichte van elkaar kunnen worden geëtst.
De eerste isolerende laag 3 en de isolatiestroken 5 en 11 bestaan uit siliciumoxide terwijl de isolerende banen 8 en 12 althans gren-35 zende aan de zijkanten 7 en 33 van de geleiderstroken 4 en 9 en aan de eerste isolerende laag 3 bestaan uit siliciumnitride. Hierdoor heeft de inrichting naast de in het voorgaande reeds genoemde gunstige eigenschappen als bijzonder voordeel dat de eerste isolerende laag 3 die het poort- 8202777 EHN 10.404 10 * 9 diëlectricum van de inrichting vormt bestaat uit siliciumoxide. Dit kan daarom met behoud van gunstige elektrische eigenschappen 100 nm of dunner gemaakt worden, hetgeen van belang is bij een verdere miniaturisering van dergelijke half geleider inrichtingen. Een poortdiëlectricum bestaande 5 uit siliciumnitride kan eveneens toegepast worden. De eerste isolerende laag 3 en de isolatiestroken 5. en 11 bestaan dan uit siliciumnitride, terwijl de isolerende banen 8 en 11 althans grenzend aan de zijkanten 7 en 33 van de geleiderstroken 4 en 9 en aan de eerste isolerende laag 3 dan uit siliciumoxide bestaan. Hierdoor heeft de inrichting eveneens de 10 in het voorgaande genoemde voordelen, zij heeft echter als nadeel dat het poortdiëlectricum relatief dik moet zijn. De eerste isolerende laag 3 moet in dit geval namelijk via een tussenlaag van siliciumnoxide qp het substraat 1 worden aangebracht, Omdat in bedrijf elektrische lading wordt verzameld nabij de grenslaag van oxide en nitride moet de totale dikte van 15 beide lagen die samen het poortdiëlectricum vormen relatief groot zijn om te voorkomen dat deze lading de werking van de inrichting nadelig beïnvloed.
De hiervoor genoemde halfgeleiderinrichting is eenvoudig te vervaardigen door de eerste en de tweede isolerende laag 3 resp. 21 te 20 vervaardigen van siliciumoxide terwijl het in het begin van de afzetting gevormde deel van de derde isolerende laag 23 - in de uitvoeringsvorm volgens fig. 1 een eerste deel 25 van een homogene laag en in de uitvoeringsvorm volgens fig. 9 het deel 52 van een dubbellaag - wordt vervaardigd van siliciumnitride.
25 Het zal verder duidelijk zijn dat de uitvinding niet beperkt is tot de uitvoeringsvoorbeelden, maar dat binnen het kader van de uitvinding voor de vakman vele variaties mogelijk zijn. Zo kunnen andere halfgelei-dermaterialen als het genoemde silicium worden toegepast. Ook kunnen in plaats van het genoemde siliciumoxide en siliciumnitride andere isole-30 rende materialen die selektief ten opzichte van elkaar etsbaar zijn worden toegepast. 1 8202777
Claims (10)
1. Halfgeleiderinrichting bevattende een halfgeleiderlichaam met een oppervlak dat althans voor een deel is bedekt met een eerste isolerende laag waarop een patroon van geleiders troken aanwezig is dat is bedekt met een overeenkomstig patroon van isolatiestroken met randen die over 5 de geleiders troken steken, waarbij onder de randen aanwezige zijkanten van de geleiderstroken zijn bedekt met isolerende banen met het kenmerk, dat de isolerende banen de ruimtes onder de randen van de isolatiestroken vullen en althans grenzend aan de zijkanten van de geleiderstroken en de eerste isolerende laag bestaan uit een materiaal dat selektief etsbaar is 10 ten opzichte van de eerste isolerende laag.
2. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de isolerende banen een homogene dwarsdoorsnede vertonen.
3. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de isolerende banen een dwarsdoorsnede vertonen met een aan de gelei- 15 derstroken en de eerste isolerende laag grenzende rand van een materiaal dat selektief etsbaar is ten opzichte van de eerste isolerende laag en een kern van hetzelfde materiaal als de eerste isolerende laag.
4. Halfgeleiderinrichting volgens conclusie 1,2 of 3, met het kenmerk, dat de isolatiestroken en de isolerende banen bestaan uit vanuit 20 een gasfase bij verlaagde druk afgezet materiaal gekozen uit siliciumoxide en siliciumnitride.
5. Halfgeleiderinrichting volgens conclusie 4, met het kenmerk, dat de eerste isolerende laag en de isolatiestroken bestaan uit siliciumoxide terwijl de isolerende banen althans grenzend aan de zijkanten van 25 de geleiderstroken en aan de eerste isolerende laag bestaan uit siliciumr nitride.
6. Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een van een eerste isolerende laag voorzien oppervlak van een halfgeleiderlichaam een laag geleidend materiaal en een tweede isoleren- 30 de laag worden aangebracht, waarna in de tweede isolerende laag een patroon van isolatiestroken wordt gevormd dat vervolgens wordt gebruikt als masker bij het door etsen aanbrengen van een overeenkomstig patroon van geleiderstroken in de laag geleidend materiaal die daarbij zodanig wordt ondergeëtst, dat de geleiderstroken vrijliggende zijkanten vertonen die 35 onder randen van de isolatiestroken zijn gelegen waarna de vrijliggende zijkanten worden voorzien van isolerende banen, met het kenmerk, dat de isolerende banen worden aangebracht door qp het geheel een derde isolerende laag af te zetten die onder de randen van de isolatiestroken gelegen 8202777 PHN 10.404 12 f ruimtes vult en waarvan althans het in het begin van de afzetting gevormde deel seléktief etsbaar is ten opzichte van de eerste isolerende laag, waarna de derde isolerende laag wordt geëtst totdat naast de isolatie-stroken gelegen delen van de eerste isolerende laag weer zijn blootge-5 legd.
7. Werkwijze volgens conclusie 6, met het kenmerk, dat als derde isolerende laag een homogene laag van een materiaal dat seléktief etsbaar is ten opzichte van de eerste isolerende laag wordt aangébracht.
8. Werkwijze volgens conclusie 6, met. het kenmerk, dat als derde 10 isolerende laag een dubbellaag waarvan het eerst afgezette deel seléktief etsbaar is ten opzichte van de eerste isolerende laag en waarvan het andere deel bestaat uit hetzelfde materiaal als de eerste isolerende laag wordt aangebracht.
9. Werkwijze volgens conclusie 6,7 of 8, met het kenmerk, dat de 15 tweede en de derde isolerende laag worden vervaardigd door vanuit een gasfase bij verlaagde druk isolatiemateriaal gekozen uit siliciumoxide en siliciumnitride af te zetten.
10. Werkwijze volgens conclusie 9, met het kenmerk, dat de eerste en de tweede isolerende laag worden vervaardigd van siliciumoxide terwijl 20 het in het begin van de afzetting gevormde deel van de derde isolerende laag wordt vervaardigd van siliciumnitride. 25 30 1 8202777
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8202777A NL8202777A (nl) | 1982-07-09 | 1982-07-09 | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
| US06/507,409 US4763185A (en) | 1982-07-09 | 1983-06-24 | Semiconductor device and method of manufacturing same |
| CA000431570A CA1194193A (en) | 1982-07-09 | 1983-06-30 | Semiconductor device and method of manufacturing same |
| EP83201005A EP0099603B1 (en) | 1982-07-09 | 1983-07-06 | Semiconductor device and method of manufacturing same |
| DE8383201005T DE3368348D1 (en) | 1982-07-09 | 1983-07-06 | Semiconductor device and method of manufacturing same |
| JP58121747A JPS5922364A (ja) | 1982-07-09 | 1983-07-06 | 半導体装置およびその製造方法 |
| US07/173,003 US4877754A (en) | 1982-07-09 | 1988-03-31 | Method of manufacturing semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8202777 | 1982-07-09 | ||
| NL8202777A NL8202777A (nl) | 1982-07-09 | 1982-07-09 | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8202777A true NL8202777A (nl) | 1984-02-01 |
Family
ID=19840002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8202777A NL8202777A (nl) | 1982-07-09 | 1982-07-09 | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4763185A (nl) |
| EP (1) | EP0099603B1 (nl) |
| JP (1) | JPS5922364A (nl) |
| CA (1) | CA1194193A (nl) |
| DE (1) | DE3368348D1 (nl) |
| NL (1) | NL8202777A (nl) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303268A (nl) * | 1983-09-23 | 1985-04-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd door toepassing van een dergelijke werkwijze. |
| DE3446789A1 (de) * | 1984-12-21 | 1986-07-03 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Verfahren zum herstellen von halbleiterbauelementen |
| FR2583573B1 (fr) * | 1985-06-18 | 1988-04-08 | Thomson Csf | Procede de realisation d'un dispositif semi-conducteur a plusieurs niveaux de grille. |
| NL8502478A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| JPH0620110B2 (ja) * | 1985-10-07 | 1994-03-16 | 日本電気株式会社 | 半導体装置 |
| US5915199A (en) * | 1998-06-04 | 1999-06-22 | Sharp Microelectronics Technology, Inc. | Method for manufacturing a CMOS self-aligned strapped interconnection |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3691627A (en) * | 1970-02-03 | 1972-09-19 | Gen Electric | Method of fabricating buried metallic film devices |
| US3837907A (en) * | 1972-03-22 | 1974-09-24 | Bell Telephone Labor Inc | Multiple-level metallization for integrated circuits |
| GB1444047A (en) * | 1973-02-28 | 1976-07-28 | Hitachi Ltd | Charge transfer semiconductor devices and methods of fabricating such devices |
| JPS5451383A (en) * | 1977-09-30 | 1979-04-23 | Oki Electric Ind Co Ltd | Production of semiconductor element |
| JPS54122977A (en) * | 1978-03-16 | 1979-09-22 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| DE2939456A1 (de) * | 1979-09-28 | 1981-04-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung von integrierten halbleiterschaltungen, insbesondere ccd-schaltungen, mit selbstjustierten, nichtueberlappenden poly-silizium-elektroden |
| US4625391A (en) * | 1981-06-23 | 1986-12-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JPS6033A (ja) * | 1983-06-15 | 1985-01-05 | 松下電工株式会社 | ブレ−カ |
| JP3891684B2 (ja) * | 1997-04-15 | 2007-03-14 | 株式会社日本吸収体技術研究所 | パンツ型使いすておむつ |
| JPH11752A (ja) * | 1997-06-10 | 1999-01-06 | Ueda Shokai Kk | 球形インゴット及び該インゴットの炉への投入装置 |
| JPH116628A (ja) * | 1997-06-17 | 1999-01-12 | Sanden Corp | 暖房給湯機の制御装置 |
-
1982
- 1982-07-09 NL NL8202777A patent/NL8202777A/nl not_active Application Discontinuation
-
1983
- 1983-06-24 US US06/507,409 patent/US4763185A/en not_active Expired - Fee Related
- 1983-06-30 CA CA000431570A patent/CA1194193A/en not_active Expired
- 1983-07-06 JP JP58121747A patent/JPS5922364A/ja active Pending
- 1983-07-06 EP EP83201005A patent/EP0099603B1/en not_active Expired
- 1983-07-06 DE DE8383201005T patent/DE3368348D1/de not_active Expired
-
1988
- 1988-03-31 US US07/173,003 patent/US4877754A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0099603A1 (en) | 1984-02-01 |
| US4877754A (en) | 1989-10-31 |
| JPS5922364A (ja) | 1984-02-04 |
| US4763185A (en) | 1988-08-09 |
| CA1194193A (en) | 1985-09-24 |
| DE3368348D1 (en) | 1987-01-22 |
| EP0099603B1 (en) | 1986-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100800360B1 (ko) | 저 용량 배선용 조정 가능한 자기 정렬 에어 갭 유전체 | |
| KR101393451B1 (ko) | 반도체 장치 형성 방법 및 그의 구조 | |
| EP0207328A2 (en) | Method of making edge-aligned implants and electrodes therefor | |
| US7759157B2 (en) | Gate oxide film structure for a solid state image pick-up device | |
| JP5603688B2 (ja) | 不揮発性メモリセルのフローティングゲート形成方法 | |
| NL8101122A (nl) | Vervaardiging van halfgeleiderinrichtingen, voorzien van vlakke, verdiepte, oxydeisolatiegebieden. | |
| GB2216336A (en) | Forming insulating layers on substrates | |
| US3950188A (en) | Method of patterning polysilicon | |
| NL8202777A (nl) | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. | |
| US4754311A (en) | Semiconductor device with contacts to parallel electrode strips | |
| US3909925A (en) | N-Channel charge coupled device fabrication process | |
| US5891752A (en) | Method for making charge coupled device with all electrodes of transparent conductor | |
| US6258726B1 (en) | Method of forming isolation film for semiconductor devices | |
| EP0709895A2 (en) | A quantum effect device | |
| US7224015B1 (en) | Method for making a stack of capacitors, in particular for dynamic random access memory [DRAM] | |
| US5314836A (en) | Method of making a single electrode level CCD | |
| US5298448A (en) | Method of making two-phase buried channel planar gate CCD | |
| BE1007768A3 (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd met een dergelijke werkwijze. | |
| US6054336A (en) | Method of manufacturing an electronic device | |
| EP0201963A1 (en) | Charge-coupled device and method of manufacturing the same | |
| KR100279092B1 (ko) | 반도체장치의 제조방법 | |
| JPH0399473A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100532755B1 (ko) | 섀로우 트랜치 분리막 형성 방법 | |
| KR950002190B1 (ko) | 반도체장치의 소자분리방법 | |
| JP2958061B2 (ja) | 電荷転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| A85 | Still pending on 85-01-01 | ||
| BV | The patent application has lapsed |