KR100800360B1 - 저 용량 배선용 조정 가능한 자기 정렬 에어 갭 유전체 - Google Patents

저 용량 배선용 조정 가능한 자기 정렬 에어 갭 유전체 Download PDF

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Abstract

조정 가능한 자기 정렬된 저 용량 집적 회로 에어 갭 구조물은 인터커넥트 레벨 상에서 제2 인터커넥트(64b)에 인접하는 제1 인터커넥트(64a), 제1 및 제2 인터커넥트의 인접 측면을 따라 형성된 스페이서(60b, 60c), 및 제1 및 제2 인터커넥트 사이에 형성된 에어 갭(68)을 포함한다. 에어 갭은 제1 및 제2 인터커넥트 중 적어도 하나의 상측면(74a, 74b) 위와 제1 및 제2 인터커넥트 중 적어도 하나의 하측면(76a, 76b) 아래로 연장되고, 스페이서 간의 간격은 에어 갭의 폭을 정의한다. 에어 갭은 제1 및 제2 인터커넥트의 인접 측면에 자기 정렬된다.
에어 갭 구조물, 인터커넥트, 스페이서, 에칭 스톱층, 절연 캐핑층

Description

저 용량 배선용 조정 가능한 자기 정렬 에어 갭 유전체{ADJUSTABLE SELF-ALIGNED AIR GAP DIELECTRIC FOR LOW CAPACITANCE WIRING}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 저 용량 배선용 조정 가능한 자기 정렬 에어 갭 유전체에 관한 것이다.
반도체 칩의 회로 구성 요소의 크기가 계속 감소하고 있기 때문에, 다음 몇 기술 세대에 걸친 기술적 커뮤니티에는 다수의 인터커넥트 배선 과제가 직면하고 있다. 이들 과제 중에는 회로 배선 간의 유전체 재료에 바람직하지 않은 용량의 문제가 있다. 인터커넥트 용량을 저하시키기 위한 하나의 수단으로 다공성 유전체를 이용하는 것이 있다. 그러나, 이들 재료는 일반적으로 기계적 강도와 열 전도률을 감소시키기 때문에, 칩 동작 동안 칩을 제조하고 열을 분산하는 것이 더욱 어려워진다. 다음 몇 기술 세대에서의 다른 과제는 와이어 라인 폭이 그 전자의 평균 자유 경로에 도달하기 시작하면서 구리 배선의 저항도가 상승하기 시작하게 된다는 예측으로 인해 나오게 된다. 이 저항도의 상승은 구리의 표면과 인터페이스의 거칠기로 인해 증대된다. 듀얼 다마신 트렌치와 바이어 측벽은 또한 인접한 다공성 유전체 영역의 보이드와 교차하여 구리 저항도의 상승에 기여할 수 있다.
65nm의 라인 폭 형성에 의해 예기되는 부가의 과제는 진행중인 두께 감소와 개선된 조형 조건에 만족하기 위해 물리적 기상 증착 (PVD), 또는 스퍼터된 장벽이 화학적 기상 증착 (CVD) 또는 원자층 증착 (ALD) 장벽으로 대체될 필요가 있다는 것이다. 이용되는 다공성 저 k 유전 재료가 개방 셀 유형, 즉 포어가 접속되어 있다면, CVD 또는 ALD 전조체가 유전체로 확산되어 그 저 k 특성을 열화시킬 수 있다. 또한, 다공성 저 k 유전 재료의 최대 포어 크기에 따라서, 라이너가 더 얇아질수록 유전 재료로의 구리 확산을 방지하기 위해 연속적인 커버링을 제공할 수가 없게 된다. 예를 들어, 현재의 다공성 저 k 재료는 65nm 기술 노드에서 장벽이 약 50Å이어야 할 때 여전히 200Å의 최대 포어 크기를 갖는다.
종래 기술의 문제와 결함을 감안하여, 본 발명의 목적은 반도체 장치에 이용할 저 용량을 갖는 유전체를 제공하는 것이다.
본 발명의 다른 목적은 반도체 회로에서 구리선 폭이 감소함에 따라 다공성의 문제를 제공하지 않는 저 용량 유전체를 제공하는 것이다.
본 발명의 다른 목적은 반도체 회로에서 구리선 폭이 감소함에 따라 구리 저항도의 상승에 기여하지 않는 저 용량 유전체를 제공하는 것이다.
본 발명의 또 다른 목적은 도체 라이너 피착 프로세스와 호환될 수 있는 저용량 유전체를 제공하는 것이다.
당업자에게는 명백하게 되는 상기 및 그 외 목적은 조정 가능한 자기 정렬 저용량성 집적 회로 에어 갭 구조물에 관한 본 발명에서 성취된다. 일 형태에서, 본 발명은 인터커넥트 레벨 상에서 제2 인터커넥트에 인접하는 제1 인터커넥트, 제1 및 제2 인터커넥트의 인접 측면을 따라 형성된 스페이서, 및 제1 및 제2 인터커넥트 사이에 형성된 에어 갭을 포함하는 반도체 장치를 제공한다. 에어 갭은 제1 및 제2 인터커넥트 중 적어도 하나의 상측면 위와 제1 및 제2 인터커넥트 중 적어도 하나의 하측면 아래에 연장되며, 스페이서 간의 거리는 에어 갭의 폭을 정의한다. 에어 갭은 제1 및 제2 인터커넥트의 인접 측면에 자기 정렬될 수 있다.
반도체 장치는 제1 및 제2 인터커넥트 중 적어도 하나 아래에, 하위 바이어 절연체 레벨 위에 위치된 에칭 스톱층을 더 포함하고 있어, 에어 갭은 제1 및 제2 인터커넥트 중 적어도 하나의 하측면 아래로 에칭 스톱층의 두께에 대응하는 거리만큼 연장되게 된다.
바람직하게, 제1 및 제2 인터커넥트의 측면에 인접하는 스페이서는 실리콘 이산화물이나 실리콘 질화물을 포함하고, 에칭 스톱층은 실리콘 탄화물을 포함하고, 하위 바이어 절연체 레벨은 실리콘 이산화물이나 불화 실리콘 이산화물을 포함한다.
반도체 장치는 인터커넥트 레벨과 에어 갭 위에 적어도 하나의 절연층을 포함하므로, 에어 갭이 절연층으로 연장된다. 인터커넥트 레벨과 에어갭 위의 적어도 하나의 절연층은 인터커넥트에 대한 캐핑층으로 실리콘 질화물이나 실리콘 탄소 질화물을 포함하고 캐핑층 위의 절연층으로 실리콘 이산화물이나 불화 실리콘 이산화물을 포함한다.
반도체 장치는 에어 갭의 상측부의 어느 한 측면에 자기 정렬된 실리콘 이산화물이나 실리콘 질화물 하드마스크 스페이서들 및 인터커넥트 레벨, 에어 갭 및 하드마스크 스페이서들 위의 절연층을 더 포함한다. 에어 갭은 하드마스크 스페이서들 사이에서 절연층으로 상향 연장된다. 제1 및 제2 인터커넥트는 다마신 또는 듀얼 다마신 프로세스에 의해 형성될 수 있으며, 구리, 알루미늄, 텅스텐 또는 금을 포함할 수 있다.
반도체 장치는 제1 및 제2 인터커넥트 중 하나 아래에서, 적어도 하나의 하위 바이어 절연체 레벨 위 및 하위 바이어 절연체, 즉 제2 인터커넥트 레벨 아래에 위치된 에칭 스톱층을 더 포함할 수 있다. 적어도 하나의 하위 바이어 절연체 레벨과 제2 인터커넥트 레벨 사이에, 선택적 텅스텐층과 선택적 코발트 텅스텐 인화물층을 포함하는 선택적 금속 피착층이 피착되어 있다.
다른 형태로, 본 발명은 반도체 장치의 인터커넥트 레벨 상의 한 쌍의 인터커넥트 사이에 에어 갭을 형성하기 위한 방법으로, 반도체 장치의 복수의 절연층을 피착하는 단계, 복수의 절연층 위에 제1 하드마스크 절연층을 피착하는 단계, 인터커넥트가 위에 형성되게 되는 복수의 절연층의 최상측 영역들을 노출하기 위해 제1 하드마스크 절연층 부분을 제거하는 단계를 포함하고, 인터커넥트가 위에 형성되게 되는 영역들은 이격되어 있다. 이 방법은 다음에 제1 하드마스크층 및 복수의 절연층의 노출된 최상측 영역 위에 제2 하드마스크 절연층을 피착하는 단계, 인터커넥트가 위에 형성되게 되는 복수의 절연층의 최상측 영역을 노출하기 위해 제1 하드마스크 절연층 위의 제2 하드마스크 절연층 부분을 제거하는 단계를 단계를 포함한다. 이것은 인터커넥트가 위에 형성되게 되는 복수의 절연층의 최상측 영역들에 인접하는 제2 하드마스크 스페이서는 남겨둔다. 이 방법은 또한 인터커넥트 개구를 형성하기 위해 하위 복수의 절연층 중 적어도 하나를 에칭하도록 제1 하드마스크 절연층과 제2 하드마스크 스페이서를 이용하는 단계, 인터커넥트 개구의 측벽 상에 스페이서를 형성하도록 조형 절연층을 피착하는 단계, 상기 인터커넥트 개구에 인터커넥트를 형성하기 위해 조형 절연층 스페이서에 인접하는 도전 금속을 피착하는 단계를 포함한다. 이 방법은 이어서 인터커넥트 중 적어도 하나 아래에 연장된 에어 갭을 형성하기 위해서, 인터커넥트와 조형 절연층 스페이서 사이의 제1 하드마스크 절연층과 하위 복수의 절연층 부분을 에칭하고, 인터커넥트와 조형 절연층 스페이서에 인접한 제2 하드마스크 스페이서를 남기는 단계, 및 에어 갭을 밀봉하기 위해 에어 갭 위 및 인터커넥트와 조형 절연층 위에 적어도 하나의 절연층을 피착하는 단계를 포함한다. 바람직하게 에어 갭은 인터커넥트 위에서 적어도 하나의 절연층으로 연장된다.
반도체층의 복수의 절연층을 피착하는 단계는 반도체 장치의 제1 절연성 캐핑층을 피착하는 단계; 제1 절연성 캐핑층 위에 제2 절연층을 피착하는 단계; 제2 절연층 위에 제3 절연층 에칭 스톱층을 피착하는 단계; 및 제3 절연성 에칭 스톱층 위에 제4 절연층을 피착하는 단계를 포함한다. 이 경우, 제1 하드마스크 절연층 부분을 제거하는 단계는 인터커넥트가 위에 형성되게 되는 제4 절연층 영역을 노출시킨다. 이것은 또한 인터커넥트와 조형 절연층 스페이서에 인접하는 제2 하드마스크 스페이서를 남기고, 인터커넥트 중 적어도 하나 아래에 연장된 에어 갭을 형성하기 위해서, 제1 인터커넥트와 조형 절연층 스페이서 사이의 제1 하드마스크 절연층, 제4 절연층 및 제3 절연층 에칭 스톱층 부분이 에칭되게 한다.
인터커넥트 위에 적어도 하나의 절연층은 인터커넥트에 대한 제5 절연성 캐핑층 및 캐핑층 위의 제6 절연층을 포함하므로, 에어 갭은 제5 캐핑층을 완전히 통과하여 제6 절연층의 일부 내로 연장된다.
본 발명의 신규한 특성과 본 발명의 특성인 요소들은 첨부한 청구범위에서 특별히 개시되고 있다. 도면은 오직 설명의 목적으로 도시된 것이다. 그러나, 본 발명 자체는 구조 및 동작 방법에 대해서 첨부한 도면을 참조한 다음의 상세 설명을 참조하면 잘 이해될 것이다.
도 1-11은 본 발명의 반도체 장치의 에어 갭 유전체의 일 실시예를 구성하는 데에 이용되는 프로세스 단계의 단면 입면도이다.
도 12는 하측 캡층이 자기 정렬된 선택적 금속 피착 캐핑층으로 대체되어 있는, 본 발명의 에어 갭 유전체의 최종 구조물의 다른 실시예의 단면 입면도이다.
본 발명의 바람직한 실시예를 설명하는 데에 있어, 유사한 참조 부호가 본 발명의 유사한 특성을 나타내고 있는 도 1-12를 참조하고 있다. 제1 실시예에서, 도 1은 기존의 구리 인터커넥트 배선 레벨 위에 피착된 유전체 스택을 도시한다. 기존의 배선 레벨은 텅스텐 스터드(22, 24, 26)를 함유하는 기판 유전층(20)를 가지며, 그 위에는 TaN/Ta 장벽층(31) 내에 구리 와이어(30, 32)를 함유하는 유전층(28)이 피착되어 있다. 유전층은 동일한 구성으로 제조되거나 되지 않을 수 있는데; 예를 들어, 유전층(20)은 포스포실리케이트 유리(PSG)인 반면 유전층(28)은 언 도핑 실리콘 글래스 (USG) 또는 실리콘, 탄소, 산소 및 수소를 함유하는 유리 (예를 들어, 메소레이이티드 (metholated) SiOx, SiCOH)일 수 있다. 유전체 스택은 저부로부터 차례로, 캡층(34), 예를 들어, 실리콘 질화물 Si3N4, 양호한 기계적 특성과 열 전도률을 갖는 절연층(36), 예를 들어 USG 또는 불화 실리콘 유리 (FSG), 에칭 스톱층(38), 예를 들어, SiG, 양호한 기계적 특성과 열 전도률을 갖는 유전 (저 k) 재료층(40), 예를 들어, SiCOH, 및 제1 하드마스크층(42), 예를 들어, 실리콘 탄화물 SiC로 이루어진다. 각 스톱층(38)은 하위 절연층(36)에 비하여 고 에칭률을 가지며, 절연층(40)은 에칭 스톱층(38)에 비해 고 에칭률을 갖는다. 다음에 비반사 코팅 (ARC)층(44) 및 레지스트층(46)이 적용되고, 도 2에 나타낸 바와 같이 트렌치 패턴 개구에 대해 이미징되고, 이어서 하드마스크층(42)이 ARC와 레지스트 개구를 통해 에칭된다. 다음에, 도 3에 나타낸 바와 같이, 제2 하드마스크층(48), 예를 들어, 실리콘 이산화물 SiO2 또는 Si3N4가 피착된다. 그 후에 도 4에 나타낸 바와 같이, 바이어 레지스트층(50)이 적용되어 바이어 레지스트 패턴 개구를 형성하도록 이미징다. 다음에 도 5에 나타낸 바와 같이, 제2 하드마스크층(48) 및 바이어 개구(52, 54)가 패턴 개구를 통해 캡층(34)으로까지 에칭되고, 다음에 바이어 레지스트(50)는 스트립된다.
도 6은 제1 하드마스크층(42)의 상측면 위에서만 제2 하드마스크층(48)의 블랭킷 방향 제거 에칭을 도시한 것으로, 이는 바이어 포토로 노출되는 영역을 제외한 제1 하드마스크층(42) 에지의 모든 영역에 인접하는 제2 하드마스크층 스페이서 (48a, 48b, 48c)를 남기는데, 즉 바이어(52)의 측벽에는 스페이서가 형성되지 않는다. 결과적으로, 스페이서(48a 및 48b)는 자기 정렬되며 트렌치/와이어/바이어 개구(56)에 인접하여 배치되며, 스페이서(48c)는 바이어 개구(54)에 인접한다. 스페이서의 크기는 제1 및 제2 하드마스크층 각각의 두께로 결정된다. 다음에 바이어 개구(52 및 54)와 연결되는 트렌치(58)는 스톱층(38)을 에칭하도록 에칭다운된다.
다음에, 제2 절연체(60), 예를 들어, SiO2 또는 Si3N4의 조형 피착은 도 7에서 나타낸 바와 같이, 노출층 위에서 기존의 구조물의 바이어 개구(52, 54)와 트렌치(56, 58) 내로 적용된다. 다음에 하드마스크층(42, 48) 위에 절연층(60) 부분의 블랭킷 방향 제거를 위해서, 또한 바이어 개구(52, 54), 트렌치(56)의 저부에서의 절연체(60) 부분 뿐만 아니라, 바이어 개구(52 및 54) 아래의 캡층(34) 부분의 제거를 위해서 더욱 에칭이 실행된다. 이것은 결과적으로 제2 스페이서(60)가 바이어 개구(52, 54)와 트렌치(56, 58)를 라이닝하도록 한다. 이들 제2 스페이서가 트렌치 개구(56 58) 및 바이어 개구(52 54)의 크기를 감소시키기 때문에, 처음 형성시, 트렌치와 바이어 포토는 스페이서 폭의 약 두배 정도 더 크게 노출 및 에칭되어야 한다는 점에 유의해야 한다.
종래의 장벽-시드층 및 구리 피착 프로세스는 듀얼 다마신 구조물을 채우는데에 이용되므로, 도 9에서 나타낸 바와 같이, 트렌치와 바이어는 먼저 장벽 (TaN/Ta 등) 및 시드층(62)으로 완전히 라이닝된 다음에, 구리(64)로 충전되고, 다음에 과잉 재료가 화학 기계적 연마법 (CMP)로 제거된다. 구리 대신에, 알루미늄, 텅스텐 또는 금과 같은 다른 도전 재료를 이용할 수 있다. 도 10은 에어 갭 유전체를 수용하게 되는 영역만 노출하는 데에 이용되는 레지스트 블럭 마스크(66)를 나타낸다. 층(42, 40 및 38)의 SiC, SiCOH, SiC 노출부는 산소 플라즈마에의 노출, 산소 반응성 이온 에칭 (RIE) 또는 산소 주입에 이어, 도시된 바와 같이 언마스크된 최소의 공간 라인(64a, 64b) 사이에 오버행(48b, 48c)를 갖는 공간(68)을 형성하는 희석 HF 에칭으로 열화된다. 예를 들어, 초임계 CO2는 산소 열화막를 제거하기 위해 희석 HF에 캐리어 매체를 제공한다. 절연 질화물 캡층(70), 예를 들어, 실리콘 질화물이나 실리콘 탄소 질화물 및 실리콘 이산화물이나 FSG 절연층(72)의 등방성 피착이 적용되고, 이것은 도 11에 나타낸 바와 같이, 완전히 충전화지 않고 에어 갭층(68)을 밀폐한다. 따라서, 에어 갭(68)은 인터커넥트 레벨 위에서, 캡층(70)을 완전 통과하고, 절연층(72)은 부분 통과하여 연장된다. 에어 갭(68)의 외부에서의 충전은 오버행(48b 및 48c) 간의 개구를 최소화하여 감소될 수 있다. 다르게, 그 표면 장력 특성 때문에 선택된 스핀온 유전층을 또한 적용하여 에어 갭(68)이 충전되지 않게 할 수 있다.
도 11에 나타낸 반도체 장치의 구조에서, 인터커넥트 와이어(64a) (이전의 트렌치 개구(56) 충전)는 동일한 인터커넥트 레벨 상에서 인터커넥트 와이어(64b) (이전의 트렌치(58) 및 바이어 개구(52, 54)를 충전)와 이격되어 인접하고 있다. 스페이서(60b 및 60c)는 와이어(64a, 64b) 사이의 인접 측면을 따라 형성되며, 에어 갭(68)의 폭을 감소시키므로, 실제 에어 갭 유전체 폭이 배선된 간격 공간 와이어(64a, 64b) 보다 작게 된다. 인터커넥트(64a, 64b) 사이에 형성된 에어 갭 유전 체(68)는 와이어의 상부면(74a, 74b) 위와 와이어의 하부면(76a, 76b) 아래에 연장된다. 형성되어진 에어 갭(68)은 인터커넥트 와이어(64a, 64b)의 인접 측면에 자기 정렬된다.
도 12에서 완성되어 나타낸 다른 실시예는 실리콘 질화물 Si3N4 캡층(34 및 70)이 구리 와이어(30, 32, 64a, 64b) 위에 자기 정렬된 금속 캐핑층(34' 및 70')으로 대체된 것을 제외하고, 상기된 것과 유사한 프로세스 순서를 이용한다. 이것은 선택적 금속 피착 프로세스에 의해 적용될 수 있으며, 금속 캐핑층은 선택적 텅스텐이나 선택적 코발트 텅스텐 인화물층을 포함할 수 있다. 자기 정렬된 금속 캐핑층(70')이 이용되는 경우, 절연층(72) 단독으로 에어 갭(68)의 상부를 밀폐한다.
따라서, 본 발명은 인접하게 가까이 이격된 도전성 와이어나 바이어 간의 용량을 감소시키도록 자기 정렬된 조정 가능한 에어 갭 유전체를 제공한다. 인접한 구리선 위와 아래의 에어 갭의 높이는 프린징 정전 용량을 컷오프하고 구조물의 유효 전기 저항 (k)을 증가시키도록 선택될 수 있다. 이용되는 바람직한 바이어 유전체는 비교적 양호한 기계적 특성과 열 전도률을 갖는 USG 또는 FSG 등의 산화물이다. 희생 트렌치 유전체와 에칭 스톱층은 에어 갭을 형성하는 데에 이용될 수 있으며, 이들은 열 전도률과 기계적 강도가 높은 재료로 제조될 수 있다. 블럭 마스크는 최소한의 공간과 저 용량이 요구되는 칩 상의 영역만이 에어 갭을 수용하도록 이용될 수 있다. 이것은 칩의 열 전도률과 기계적 안정성을 최대화한다. 트렌치와 바이어는 산화물이나 질화물 스페이서로 정의되기 때문에, 다공성 저 k 유전 체에 들어가는 라이너/장벽 전조체와 관련된 문제는 유전체의 Cu 오염을 초래하는 장벽 인티그러티의 문제와 Cu 저항의 증가를 초래하는 측벽 거칠기의 문제와 같이, 제거될 수 있다.
본 발명은 특정한 바람직한 실시예와 관련하여 기재되고 있지만, 당업자에게는 상술한 설명에 비추어서 많은 대치, 변형, 및 수정들이 행해질 수 있다는 것이 자명하다. 따라서, 첨부한 청구범위는 본 발명의 정신 및 영역 내에서 들어가는 이런 대치, 수정 및 변형들을 포괄하는 것이라고 생각된다.

Claims (20)

  1. 반도체 장치에 있어서:
    인터커넥트 레벨 상에서 제2 인터커넥트에 인접하는 제1 인터커넥트;
    상기 제1 및 제2 인터커넥트 중 적어도 하나 아래에, 하위 바이어 절연체 레벨 위에 위치된 에칭 스톱층;
    상기 제1 및 제2 인터커넥트의 인접 측면을 따라 형성된 스페이서; 및
    상기 제1 및 제2 인터커넥트 사이에 형성된 에어 갭 -상기 에어 갭은 상기 제1 및 제2 인터커넥트 중 적어도 하나의 상측면 위로 연장되며 상기 에어 갭은 상기 에칭 스톱층을 갖는 상기 제1 및 제2 인터커넥트 중 적어도 하나의 하측면 아래로 상기 에칭 스톱층의 두께에 대응하는 거리만큼 연장되며, 상기 스페이서 간의 거리는 상기 에어 갭의 폭을 정의함-
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 에어 갭은 상기 제1 및 제2 인터커넥트의 상기 인접 측면에 자기 정렬되는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 및 제2 인터커넥트의 측면에 인접하는 스페이서는 실리콘 이산화물이나 실리콘 질화물을 포함하는 반도체 장치.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 에칭 스톱층은 실리콘 탄화물을 포함하는 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 하위 바이어 절연체 레벨은 실리콘 이산화물이나 불화 실리콘 이산화물을 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 에어 갭의 상측부의 양측면에 자기 정렬된 하드마스크 스페이서를 더 포함하는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 하드마스크 스페이서는 실리콘 이산화물이나 실리콘 질화물을 포함하는 반도체 장치.
  9. 제1항에 있어서, 상기 인터커넥트 레벨과 상기 에어 갭 위에 적어도 하나의 절연층을 더 포함하고, 상기 에어 갭은 상기 절연층으로 연장되는 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 인터커넥트 레벨과 상기 에어 갭 위의 상기 적어도 하나의 절연층은 상기 인터커넥트에 대한 캐핑층으로 실리콘 질화물이나 실리콘 탄소 질화물을 포함하고 상기 캐핑층 위의 절연층으로 실리콘 이산화물이나 불화 실리콘 이산화물을 포함하는 반도체 장치.
  11. 제1항에 있어서, 상기 반도체 장치는
    상기 에어 갭의 상측부의 양측면에 자기 정렬된 하드마스크 스페이서들; 및
    상기 인터커넥트 레벨, 상기 에어 갭 및 상기 하드마스크 스페이서들 위의 절연층을 더 포함하고,
    상기 에어 갭은 상기 하드마스크 스페이서들 사이에서 상기 절연층으로 상향 연장되는 반도체 장치.
  12. 제1항에 있어서, 상기 제1 및 제2 인터커넥트는 다마신 또는 듀얼 다마신 프로세스에 의해 형성되는 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 및 제2 인터커넥트는 구리, 알루미늄, 텅스텐 또는 금을 포함하는 반도체 장치.
  14. 제1항에 있어서, 상기 반도체 장치는 상기 제1 및 제2 인터커넥트 중 하나 아래에서, 적어도 하나의 하위 바이어 절연체 레벨 위에 위치하는 에칭 스톱층을 더 포함하고, 상기 반도체 장치는 상기 하위 바이어 절연체 아래에 제2 인터커넥트 레벨을 더 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 적어도 하나의 하위 바이어 절연체 레벨과 상기 제2 인터커넥트 레벨 사이에, 선택적 텅스텐층 또는 선택적 코발트 텅스텐 인화물층을 포함하는 선택적 금속 피착층을 더 포함하는 반도체 장치.
  16. 제1항에 있어서, 상기 제1 및 제2 인터커넥트 각각 위에, 선택적 텅스텐층이나 선택적 코발트 텅스텐 인화물층을 포함하는 선택적 금속 피착층을 더 포함하는 반도체 장치.
  17. 반도체 장치의 인터커넥트 레벨 상의 한 쌍의 인터커넥트 사이에 에어 갭을 형성하기 위한 방법에 있어서:
    반도체 장치의 복수의 절연층을 피착하는 단계;
    상기 복수의 절연층 위에 제1 하드마스크 절연층을 피착하는 단계;
    인터커넥트가 위에 형성되게 되는 상기 복수의 절연층의 최상측 영역들을 노출하기 위해 상기 제1 하드마스크 절연층 부분을 제거하는 단계 - 상기 인터커넥트가 위에 형성되게 되는 영역들은 이격되어 있음 - ;
    상기 제1 하드마스크층 및 상기 복수의 절연층의 노출된 최상측 영역 위에 제2 하드마스크 절연층을 피착하는 단계;
    인터커넥트가 위에 형성되게 되는 상기 복수의 절연층의 최상측 영역들에 인접하는 제2 하드마스크 스페이서를 남기고, 인터커넥트가 위에 형성되게 되는 상기 복수의 절연층의 최상측 영역을 노출하기 위해 상기 제1 하드마스크 절연층 위의 상기 제2 하드마스크 절연층 부분을 제거하는 단계;
    인터커넥트 개구를 형성하기 위해 상기 하위 복수의 절연층 중 적어도 하나를 에칭하도록 상기 제1 하드마스크 절연층과 제2 하드마스크 스페이서를 이용하는 단계;
    상기 인터커넥트 개구의 측벽 상에 스페이서를 형성하도록 조형 절연층을 피착하는 단계;
    상기 인터커넥트 개구에 인터커넥트를 형성하기 위해 상기 조형 절연층 스페이서에 인접하는 도전 금속을 피착하는 단계;
    상기 인터커넥트 중 적어도 하나 아래에 연장된 에어 갭을 형성하기 위해서, 상기 인터커넥트와 조형 절연층 스페이서 사이의 상기 제1 하드마스크 절연층과 하위 복수의 절연층 부분을 에칭하고, 상기 인터커넥트와 조형 절연층 스페이서에 인접한 제2 하드마스크 스페이서를 남기는 단계; 및
    상기 에어 갭을 밀봉하기 위해 상기 에어 갭 위 및 상기 인터커넥트와 조형 절연층 위에 적어도 하나의 절연층을 피착하는 단계
    를 포함하는 에어 갭 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 에어 갭은 상기 인터커넥트 위에서 상기 적어도 하나의 절연층으로 연장되는 에어 갭 형성방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 반도체층의 복수의 절연층을 피착하는 단계는 반도체 장치의 제1 절연성 캐핑층을 피착하는 단계; 상기 제1 절연성 캐핑층 위에 제2 절연층을 피착하는 단계; 상기 제2 절연층 위에 제3 절연층 에칭 스톱층을 피착하는 단계; 및 상기 제3 절연성 에칭 스톱층 위에 제4 절연층을 피착하는 단계를 포함하고;
    상기 제1 하드마스크 절연층 부분을 제거하는 단계는 상기 인터커넥트가 위에 형성되게 되는 제4 절연층 영역을 노출시키고;
    상기 인터커넥트와 조형 절연층 스페이서에 인접하는 제2 하드마스크 스페이서를 남기고, 상기 인터커넥트 중 적어도 하나 아래에 연장된 상기 에어 갭을 형성하기 위해서, 상기 제1 인터커넥트와 조형 절연층 스페이서 사이의 상기 제1 하드마스크 절연층, 제4 절연층 및 제3 절연층 에칭 스톱층 부분이 에칭되어 있는 에어 갭 형성방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 인터커넥트 위에 상기 적어도 하나의 절연층은 상기 인터커넥트에 대한 제5 절연성 캐핑층 및 상기 캐핑층 위의 제6 절연층을 포함하고, 상기 에어 갭은 상기 제5 캐핑층을 완전히 통과하여 상기 제6 절연층의 일부 내로 연장되는 에어 갭 형성방법.
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Families Citing this family (192)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100579846B1 (ko) * 2003-12-11 2006-05-12 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선층 및 이의 제조 방법
DE102004003337A1 (de) * 2004-01-22 2005-08-18 Infineon Technologies Ag Plasmaangeregtes chemisches Gasphasenabscheide-Verfahren, Silizium-Sauerstoff-Stickstoff-haltiges Material und Schicht-Anordnung
KR20050114784A (ko) * 2004-06-01 2005-12-07 동부아남반도체 주식회사 반도체 소자의 구리배선 형성방법
DE102004050391B4 (de) * 2004-10-15 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
KR100632653B1 (ko) * 2005-04-22 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US7629225B2 (en) * 2005-06-13 2009-12-08 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
EP1744359A1 (en) * 2005-07-12 2007-01-17 ST Microelectronics Crolles 2 SAS Interconnect structure having cavities in its dielectric portion
KR100672731B1 (ko) * 2005-10-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
CN1996589B (zh) * 2005-12-31 2010-10-13 上海集成电路研发中心有限公司 利用空气填充降低介电常数的大马士革结构及其制造方法
CN101454891A (zh) 2006-03-30 2009-06-10 皇家飞利浦电子股份有限公司 改善互连叠层中局部气隙形成的控制
US7951723B2 (en) * 2006-10-24 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated etch and supercritical CO2 process and chamber design
US20100001409A1 (en) * 2006-11-09 2010-01-07 Nxp, B.V. Semiconductor device and method of manufacturing thereof
US7973409B2 (en) * 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
US20080185722A1 (en) * 2007-02-05 2008-08-07 Chung-Shi Liu Formation process of interconnect structures with air-gaps and sidewall spacers
DE102007020269A1 (de) * 2007-04-30 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Halbleiterstruktur mit einer elektrischen Verbindung und Verfahren zu ihrer Herstellung
KR100854860B1 (ko) * 2007-06-27 2008-08-28 주식회사 하이닉스반도체 메모리 소자의 제조방법
US20090072409A1 (en) * 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US20090075470A1 (en) * 2007-09-14 2009-03-19 International Business Machines Corporation Method for Manufacturing Interconnect Structures Incorporating Air-Gap Spacers
US8476758B2 (en) * 2008-01-09 2013-07-02 International Business Machines Corporation Airgap-containing interconnect structure with patternable low-k material and method of fabricating
US8108820B2 (en) * 2008-09-11 2012-01-31 International Business Machines Corporation Enhanced conductivity in an airgapped integrated circuit
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
US8519540B2 (en) 2009-06-16 2013-08-27 International Business Machines Corporation Self-aligned dual damascene BEOL structures with patternable low- K material and methods of forming same
US8659115B2 (en) * 2009-06-17 2014-02-25 International Business Machines Corporation Airgap-containing interconnect structure with improved patternable low-K material and method of fabricating
US8163658B2 (en) 2009-08-24 2012-04-24 International Business Machines Corporation Multiple patterning using improved patternable low-k dielectric materials
US8003516B2 (en) * 2009-08-26 2011-08-23 International Business Machines Corporation BEOL interconnect structures and related fabrication methods
US7790601B1 (en) * 2009-09-17 2010-09-07 International Business Machines Corporation Forming interconnects with air gaps
US8202783B2 (en) 2009-09-29 2012-06-19 International Business Machines Corporation Patternable low-k dielectric interconnect structure with a graded cap layer and method of fabrication
US8637395B2 (en) * 2009-11-16 2014-01-28 International Business Machines Corporation Methods for photo-patternable low-k (PPLK) integration with curing after pattern transfer
US8367540B2 (en) 2009-11-19 2013-02-05 International Business Machines Corporation Interconnect structure including a modified photoresist as a permanent interconnect dielectric and method of fabricating same
US8642252B2 (en) 2010-03-10 2014-02-04 International Business Machines Corporation Methods for fabrication of an air gap-containing interconnect structure
US8896120B2 (en) 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
US8357609B2 (en) * 2010-05-04 2013-01-22 Globalfoundries Inc. Dual damascene-like subtractive metal etch scheme
US8241992B2 (en) 2010-05-10 2012-08-14 International Business Machines Corporation Method for air gap interconnect integration using photo-patternable low k material
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8373271B2 (en) 2010-05-27 2013-02-12 International Business Machines Corporation Interconnect structure with an oxygen-doped SiC antireflective coating and method of fabrication
US8497203B2 (en) 2010-08-13 2013-07-30 International Business Machines Corporation Semiconductor structures and methods of manufacture
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
CN103137545B (zh) * 2011-11-25 2015-08-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103165519B (zh) * 2011-12-08 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103178000B (zh) * 2011-12-20 2014-11-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
KR101921465B1 (ko) 2012-08-22 2018-11-26 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8847401B2 (en) 2012-10-31 2014-09-30 International Business Machines Corporation Semiconductor structure incorporating a contact sidewall spacer with a self-aligned airgap and a method of forming the semiconductor structure
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9159671B2 (en) 2013-11-19 2015-10-13 International Business Machines Corporation Copper wire and dielectric with air gaps
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425096B2 (en) 2014-07-14 2016-08-23 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced RC delay
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) * 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9431294B2 (en) * 2014-10-28 2016-08-30 GlobalFoundries, Inc. Methods of producing integrated circuits with an air gap
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10256141B2 (en) * 2015-09-23 2019-04-09 Intel Corporation Maskless air gap to prevent via punch through
KR102334736B1 (ko) * 2015-12-03 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9905463B2 (en) 2015-12-15 2018-02-27 International Business Machines Corporation Self-aligned low dielectric constant gate cap and a method of forming the same
KR102616823B1 (ko) * 2015-12-16 2023-12-22 삼성전자주식회사 반도체 장치
US9349687B1 (en) 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US9859212B1 (en) 2016-07-12 2018-01-02 International Business Machines Corporation Multi-level air gap formation in dual-damascene structure
US10032711B2 (en) 2016-07-25 2018-07-24 International Business Machines Corporation Integrating metal-insulator-metal capacitors with air gap process flow
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9786553B1 (en) 2016-09-16 2017-10-10 International Business Machines Corporation Advanced BEOL interconnect structure containing uniform air gaps
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US9911652B1 (en) 2017-03-29 2018-03-06 International Business Machines Corporation Forming self-aligned vias and air-gaps in semiconductor fabrication
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10629478B2 (en) * 2017-08-22 2020-04-21 International Business Machines Corporation Dual-damascene formation with dielectric spacer and thin liner
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10319629B1 (en) * 2018-05-08 2019-06-11 International Business Machines Corporation Skip via for metal interconnects
US11469189B2 (en) * 2018-06-29 2022-10-11 Intel Corporation Inductor and transmission line with air gap
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11289371B2 (en) 2020-01-23 2022-03-29 International Business Machines Corporation Top vias with selectively retained etch stops
WO2021173421A1 (en) * 2020-02-25 2021-09-02 Tokyo Electron Limited Dielectric etch stop layer for reactive ion etch (rie) lag reduction and chamfer corner protection
CN111501025B (zh) * 2020-04-23 2022-05-27 北京北方华创微电子装备有限公司 沉积设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177329B1 (en) 1999-04-15 2001-01-23 Kurt Pang Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US5324683A (en) 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
US6281585B1 (en) 1997-06-30 2001-08-28 Philips Electronics North America Corporation Air gap dielectric in self-aligned via structures
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6333255B1 (en) * 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
JP2971454B2 (ja) * 1997-08-21 1999-11-08 松下電子工業株式会社 半導体装置とその製造方法
US6242336B1 (en) * 1997-11-06 2001-06-05 Matsushita Electronics Corporation Semiconductor device having multilevel interconnection structure and method for fabricating the same
FR2784230B1 (fr) * 1998-10-05 2000-12-29 St Microelectronics Sa Procede de realisation d'un isolement inter et/ou intra-metallique par air dans un circuit integre et circuit integre obtenu
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6150232A (en) 1999-02-05 2000-11-21 Chartered Semiconductor Manufacturing Ltd. Formation of low k dielectric
US6211057B1 (en) * 1999-09-03 2001-04-03 Taiwan Semiconductor Manufacturing Company Method for manufacturing arch air gap in multilevel interconnection
US6200900B1 (en) 1999-10-08 2001-03-13 National Semiconductor Corporation Method for formation of an air gap in an integrated circuit architecture
JP5156155B2 (ja) * 1999-10-13 2013-03-06 アプライド マテリアルズ インコーポレイテッド 半導体集積回路を製造する方法
KR20010063852A (ko) 1999-12-24 2001-07-09 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6329279B1 (en) 2000-03-20 2001-12-11 United Microelectronics Corp. Method of fabricating metal interconnect structure having outer air spacer
US6423629B1 (en) 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6472266B1 (en) 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
DE10140754A1 (de) * 2001-08-20 2003-03-27 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zum Herstellen einer Leiterbahnanordnung
US7138329B2 (en) * 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US6838354B2 (en) * 2002-12-20 2005-01-04 Freescale Semiconductor, Inc. Method for forming a passivation layer for air gap formation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177329B1 (en) 1999-04-15 2001-01-23 Kurt Pang Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets

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