KR102334736B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 형성된 유전막에 복수의 그루브들(grooves)를 형성하고, 유전막은 복수의 그루브들 사이에 위치한 IMD(Intermetal Dielectic)부를 포함하고, 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막(barrier layer)을 형성하고, 제1 배리어막 상에 인터커넥트막(interconnect layer)을 형성하고, 인터커넥트막 및 제1 배리어막을 리세스하고, 리세스된 인터커넥트막 상에 캐핑 패턴(capping pattern)을 형성하고, IMD부를 제1 식각 공정에 의해 식각하고, 이어서 IMD부를 캐핑 패턴과 함께 제2 식각 공정에 의해 식각하여, 트렌치를 형성하고, 트렌치의 측면 및 바닥면을 따라 제2 배리어막을 컨포말(conformal)하게 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도제 장치는 금속 도전성 인터커넥트(metal conductor interconnect)에 의해 전기적으로 연결되는 복수의 전기적 소자들을 포함한다. 특히 인터커넥트를 형성하기 위해 BEOL(Back end-of-line) 공정이 사용될 수 있는데, 도전성 인터커넥트를 형성하기 위해 Cu가 유전 물질 내에 배치될 수 있다. 이와 함께 인터커넥트 격리(isolation)을 위해 에어갭(airgap) 구조가 사용될 수 있다. 예를 들어, 에어갭은 Cu 도전 물질을 격리하여 유전 물질 내에 Cu가 전이되는 것을 방지할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 에어갭을 갖는 인터커넥트 구조를 형성하기 위한 공정 중, 인터커넥트를 이루는 금속 도전성 물질의 손실을 최소화할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 에어갭을 갖는 인터커넥트 구조를 형성하기 위한 공정 중, 인터커넥트를 이루는 금속 도전성 물질의 손실을 최소화할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 에어갭을 갖는 인터커넥트 구조를 형성하기 위한 공정 중, 인터커넥트를 이루는 금속 도전성 물질의 손실을 최소화할 수 있는 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 형성된 제1 유전막에 복수의 그루브들(grooves)를 형성하고, 제1 유전막은 복수의 그루브들 사이에 위치한 IMD(Intermetal Dielectic)부를 포함하고, 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막(barrier layer)을 형성하고, 제1 배리어막 상에 인터커넥트막(interconnect layer)을 형성하되 그루브들의 각각을 채우고, 인터커넥트막과 제1 배리어막을 리세스하고, IMD부 상에 형성하지 않고, 리세스된 인터커넥트막 상에 캐핑 패턴(capping pattern)을 형성하고, IMD부의 적어도 일부를 제1 식각 공정에 의해 식각하고, 제1 식각 공정에 의해 식각된 IMD부의 적어도 일부를 캐핑 패턴과 함께 제2 식각공정에 의해 식각하여, 트렌치(trench)를 형성하고, 에어갭 개구의 측면 및 바닥면, 및 리세스된 인터커넥트막 상에 제2 배리어막을 컨포말(conformal)하게 형성하고, 제2 유전막을 트렌치를 채우지 않도록 제2 배리어막 상에 형성하여, IMD부 내에 에어갭을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 캐핑 패턴은 AlN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 캐핑 패턴을 형성하는 것은, 리세스된 인터커넥트막 상 및 IMD부의 상에 AlN을 증착하여 캐핑막을 형성하되, 캐핑막은 리세스된 인터커넥트막 상에 AlN막으로 형성된 제1 부분과, IMD부 상에 AlON으로 형성된 제2 부분을 포함하고, 제2 부분을 선택적으로 식각하여 리세스된 인터커넥트 상에 AlN을 포함하는 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 캐핑 패턴을 형성하는 것은, 제1 캐핑 패턴과 제1 캐핑 패턴 상에 제2 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴은 Co를 포함하고, 제2 캐핑 패턴은 CoSiN을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴과 제2 캐핑 패턴을 형성하는 것은, 리세스된 인터커넥트막 상에 Co를 증착하여 Co를 포함하는 제1 캐핑 패턴을 형성하고, 제1 캐핑 패턴에 대해 실리사이드 공정 및 질화 공정을 수행하여 재1 캐핑 패턴 상에 CoSiN을 포함하는 제2 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 식각 공정에 의헤 식각된 IMD부를 캐핑 패턴과 함께 제2 식각 공정에 의해 식각하는 것은, 제2 캐핑 패턴을 제2 식각 공정에 의해 제거하고 제1 캐핑 패턴을 리세스된 인터커넥트막 상에 남기는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제2 배리어막을 형성하는 것은 리세스된 인터커넥트막 상에 제2 배리어막을 형성하되. 제2 배리어막은 제1 캐핑 패턴과 접촉하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 캐핑 패턴을 형성하는 것은 제1 캐핑 패턴, 제2 캐핑 패턴, 및 제2 캐핑 패턴을 순자적으로 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴은 Co를 포함하고, 제2 캐핑 패턴은 CoSiN를 포함하고, 제3 캐핑 패턴은 AlN을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴, 제2 캐핑 패턴, 및 제2 캐핑 패턴을 순자적으로 형성하는 것은, 리세스된 인터커넥트막 상에 Co를 증착하여 Co를 포함하는 제1 캐핑 패턴을 형성하고, 제1 캐핑 패턴에 실리사이드 공정과 질화 공정을 수행하여 제1 캐핑 패턴 상에 CoSiN를 포함하는 제2 캐핑 패턴을 형성하고, 제2 캐핑 패턴, 제 1 배리어막, 및 IMD부 상에 AlN을 증착하여 캐핑막을 형성하되, 캐핑막은 리세스된 인터커넥트막 상에 AlN으로 형성된 제1 부분과, IMD부 상에 AlON으로 형성된 제2 부분을 포함하고, 제2 부분을 선택적으로 식각하여 리세스된 인터커넥트막 상에 AlN을 포함하는 제3 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 식각 공정을 수행하여 식각된 IMD부를 캐핑 패턴과 함께 제2 식각 공정에 의해 식각하는 것은, 제2 식각 공정에 의해 제2 캐핑 패턴 및 제3 캐핑 패턴을 제거하고 제1 캐핑 패턴을 리세스된 인터커넥트막 상에 남기는 것을 포함할 수 있다. 제2 배리어막을 형성하는 것은, 리세스된 인터커넥트막 상의 제1 캐핑 패턴 상에 제2 배리어막을 형성하되, 제2 배리어막은 제1 캐핑 패턴과 접촉하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 베리어막은 도전물질을 포함하고, 상기 제2 배리어막은 절연물질을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 식각 공정은 건식 식각 공정을 포함하고, 제2 식각 공정은 EKC 스트립 공정, NH3 RF 플라즈마 공정, 불산 스트립 공정 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고, 제2 식각 공정은 EKC 스트립 공정을 수행하고, 이어서, NH3 RF 플라즈마 공정 및 불산 스트립 공정을 수행하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 형성된 제1 유전막에 복수의 그루브들을 형성하고, 제1 유전막은 복수의 그루브들 사이에 위치한 IMD부를 포함하고, 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막을 형성하고, 인터커넥트막을 제1 배리어막 상에 형성하되, 그루브들의 각각을 채우고, 인터커넥트막과 제1 배리어막을 리세스하고, IMD부 상에는 형성하지 않되, 리세스된 인터커넥트막 상에 제1 캐핑 패턴 및 제2 캐핑 패턴을 형성하고, IMD부의 적어도 일부를 제1 식각공정에 의해 식각하고, 제1 식각 공정에 의해 식각된 IMD부의 적어도 일부를 제2 캐핑 패턴과 함께 제2 식각공정으로 식각하여, 트렌치를 형성하고, 트렌치의 측면 및 바닥면 및 제1 캐핑 패턴 상에 제2 배리어막을 컨포말(conformal)하게 형성하고, 제2 유전막을 트렌치를 채우지 않도록 제2 배리어막 상에 형성하여, IMD부 내에 에어갭을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴은 Co를 포함하고, 제2 캐핑 패턴은 CoSiN막을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고, 제2 식각 공정은 EKC 스트립 공정을 수행하고, 이어서 NH3 RF 스트립 공정과 불산 스트립 공정을 수행하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 형성된 제1 유전막에 복수의 그루브들을 형성하고, 제1 유전막은 복수의 그루브들 사이에 위치한 IMD부를 포함하고, 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막을 형성하고, 인터커넥트막을 제1 배리어막 상에 형성하되, 그루브들의 각각을 채우고, 인터커넥트막과 제1 배리어막을 리세스하고, IMD부 상에는 형성하지 않되, 적어도 리세스된 인터커넥트막 상에 제1 캐핑 패턴, 제2 캐핑 패턴, 및 제3 캐핑 패턴을 순차 형성하고, IMD부의 적어도 일부를 제1 식각 공정에 의해 식각하고, 제1 식각 공정에 의해 식각된 IMD부의 적어도 일부를 제2 및 제3 캐핑 패턴들과 함께 제2 식각 공정에 의해 식각하여 트렌치를 형성하고, 트렌치의 측면 및 바닥면 및 제1 캐핑 패턴 상에 제2 배리어막을 컨포말하게 형성하되 제2 배리어막은 제1 캐핑 패턴과 접촉하고, 그리고 제2 유전막을 트렌치를 채우지 않도록 제2 배리어막 상에 형성하여, IMD부 내에 에어갭을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 캐핑 패턴은 Co룰 포함하고, 제2 캐핑 패턴은 CoSiN을 포함하고, 제3 캐핑 패턴은 AlN을 포함할 수 있다. 제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고, 제2 식각 공정은 EKC 스트립 공정을 수행하고, 이어서 NH3 RF 스트립 공정과 불산 스트립 공정을 수행하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 장치들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 본 발명의 다양한 실시예에서, 인터커넥트는 집적 회로와 연관된 여러 구성 요소를 연결시키기 위해 사용된다. 구성 요소는, 예를 들면, 트랜지스터, 다이오드, 전원, 저항, 커패시터, 인덕터, 센서, 송수신기, 수신기, 안테나 등을 포함할 수 있다. 한편, 집적 회로와 연관된 구성 요소는 집적 회로 상에 탑재되거나, 집적 회로에 접속하는 것들을 포함할 수 있다. 집적 회로는 이날로그 또는 디지털 회로일 수 있고, 집적 회로와 연관된 구성 요소에 따라 마이크로프로세서, 광 전자 공학, 논리 블록, 오디오 증폭기 등의 여러 응용에서 사용될 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다
도 1을 참조하면, 기판(10) 상에 형성된 제1 유전막(100)에 복수의 그루브들(50)를 형성한다.
제1 유전막(100)은 유전율이 비교적 낮은 저유전 물질막을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 제1 유전막(100)은 유전 상수(k)가 9 이하인 저유전 물질막, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다.
제1 유전막(100)에 복수의 그루브들(50)을 형성하는 것은, 먼저 제1 유전막(100)의 상면 상에 포토레지스트를 형성하고, 포토레지스트를 리소그래피 공정을 이용하여 원하는 패턴, 즉, 도 1의 그루브들(50)을 형성하기 위한 패턴으로 패터닝하는 것을 포함한다. 본 발명의 몇몇의 실시예에서, 포토레지스트는 포지티브 레지스트 또는 네거티브 레지스트를 포함할 수 있으며, 필요에 따라 스핀 코팅(spin coating)이 수행될 수 있다.
이후, 제1 유전막(100)의 노출된 부분을 화학적으로 식각하여, 원하는 깊이에 도달할 때까지 제1 유전막(100)을 제거한다. 이와 같은 방법으로 유전막(100)에 복수의 그루브들(50)을 형성한 후, 제1 유전막(100) 상에 남아있는 포토레지스트를 애싱(ashing)과 같은 공정을 통해 선택적으로 제거할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 유전막(100)은 ILD(Interlayer Dielectric) 막일 수 있다. 제1 유전막(100)은 하나 이상의 ILD 막들을 포함할 수 있다.
다음으로, 제1 유전막(100) 내에 형성된 그루브들(50)의 각각의 측면 및 바닥면을 따라 제1 배리어막(102)을 형성하고, 제1 배리어막(102) 상에 그루브들(50) 각각을 채우는 인터커넥트막(104)을 형성한다.
본 발명의 몇몇의 실시예에서, 제1 배리어막(102)은 인터커넥트막(104)과 제1 유전막(100) 사이의 직접적인 접촉을 방지하기 위한 것으로, Ta, Ti, W 또는 이들의 합금과 같은 내화 금속 또는 TaN, TiN, WN과 같은 이들의 질화물을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 제1 배리어막(102)은 반도체 공정에서 공지된 임의의 적절한 방법, 예컨대, PVD, CVD, ECP 등과 같은 공정으로 제1 유전막(100) 상에 증착될 수 있다.
제1 배리어막(102) 상에 형성되는 인터커넥트막(104)은 집적 회로와 연관된 여러 구성 요소를 연결시키기 위한 도전성 인터커넥트가 된다.
본 발명의 몇몇의 실시예에서, 인터커넥트막(104)은 Cu를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, Al, W, Ag 등 반도체 공정에서 흔하게 사용되는 임의의 적절한 금속일 수 있다. 제1 배리어막(102)과 마찬가지로, 인터커넥트막(104)은 반도체 공정에서 공지된 임의의 적절한 방법, 예컨대, PVD, CVD, ECP 등과 같은 공정으로 제1 유전막(100)의 제1 배리어막(102) 상에 증착될 수 있다.
본 명세서에서는 특히 복수의 그루브들(50) 사이에 위치한 제1 유전막(100)의 상부의 일부 부분을 IMD(Intermetal Dielectric)부(101)로 정의한다. 즉, 제1 유전막(100)에서 인터커넥트막(104)과 인터커넥트막(104) 사이의 일부분을 IMD부(101)로 정의한다. IMD부(101)는 제1 유전막(100)의 하부로부터 위로 돌출할 수 있다.
도 2를 참조하면, 제1 유전막(100) 상에 형성된 그루브들(50) 내에서 인터커넥트막(104)을 리세스한다.
본 실시예에서, 인터커넥트막(104)을 리세스하는 것은 불산(DHF, diluted hydro fluoric acid) 스트립 공정을 반복하여 인터커넥트막(104)을 하부 방향으로 리세스하는 것을 포함할 수 있다. 예를 들어, 인터커넥트막(104)을 리세스하기 위해, 200:1로 희석된 불산을 이용하여 불산 스트립 공정을 수 회, 예컨대 2 내지 3회 반복할 수 있다. 본 발명의 몇몇의 실시예에서, 인터커넥트막(104)이 그루브 내에서 리세스되는 깊이는 5 nm 이하일 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 인터커넥트막(104)의 리세스 시에 제1 배리어막(102)도 리세스될 수 있다.
이에 따라, 그루브들(50)의 상부가 노출되며, IMD부(101)의 일부 측벽이 노출될 수 있다.
도 3 및 도 4를 참조하면, 리세스된 인터커넥트막(104)과 리세스된 제1 배리어막(102) 상면에만 캐핑 패턴(106c)을 형성한다.
도 3을 참조하면, 캐핑막(106)이 리세스된 인터커넥트막(104), 리세스된 제1 배리어막(102) 및 제1 유전막(100) 상에 형성될 수 있다. 캐핑막(106)은 AlN으로 형성될 수 있다. 예들 들면, 인터커넥트막(104)의 상면 및 IMD부(101)의 상면 및 노출된 측벽 상에 AlN을 증착하여 캐핑막(106)을 형성한다. 캐핑막(106)은 반도체 공정에서 공지된 임의의 적절한 방법, 예컨대, PVD, CVD, ECP 공정, ALD 등과 같은 공정으로 리세스된 인터커넥트막(104), 제1 배리어막(102), 및 IMD부(101) 상에 증착될 수 있다.
이와 같이, AlN이 리세스된 인터커넥트막(104), 제1 배리어막(102), 및 IMD부(101) 상에 증착되면, 리세스된 인터커넥트막(104) 및 제1 배리어막(102)의 상에 형성된 캐핑막(106)의 제1 부분(106a)은 AlN을 포함하지만, IMD부(101)의 상에 형성된 캐핑막(106)의 제2 부분(106b)은 AlON을 포함하게 된다. AlON을 포함하는 캐핑막(106)의 제2 부분(106b)은, AlN을 포함하는 캐핑막(106)의 제1 부분(106a)과는 달리 불산에 의해 쉽게 제거될 수 있다.
따라서, 도 4를 참조하면, 예컨대 불산(DHF) 스트립 공정을 이용하여, 리세스된 인터커넥트막(104) 상에 형성된 캐핑막(106)의 제1 부분(106a)에 대해, IMD부(101) 상에 형성된 캐핑막(106)의 제2 부분(106b)을 선택적으로 식각하여 제거할 수 있다.
이에 따라, 캐핑막(106)의 제1 부분(106a)인 캐핑 패턴(106c)이 리세스된 인터커넥트막(104) 상에만 형성되고 IMD부(101) 상에는 미형성될 수 있다. 이와 같은 캐핑 패턴(106c)은 도 7과 관련하여 후술할 식각 공정에서 인터커넥트막(104)을 보호하는 역할을 하게 된다.
도 5 및 도 6을 참조하면, 인터커넥트막(104)를 가지는 제1 유전막(100) 상에 에어갭 영역 개구(AGO)를 가지는 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)을 형성한다. 에어갭 영역 개구(AGO)는, 에어갭 형성을 위해 제거될 IMD부(101)의 적어도 일부가 포함된 영역을 노출 시킬 수 있다. 다시 말해서, 애어갭 영역 개구(AGO)에 의해 노출된 IMD부(101)들은 도 7 내지 도 9와 관련하여 후술할 식각 공정에 의해 제거되어, 도 11과 관련하여 후술할 에어갭(118)을 형성하게 된다. 에어갭 영역 개구(AGO)에 의해 캐핑 패턴들(106c)의 적어도 일부도 노출될 수 있다.
구체적으로, 도 5를 참조하면, 먼저 인터커넥트막(104)를 가지는 제1 유전막(100) 상에 상에 희생 마스크막(108a) 및 하드 마스크막(110a)를 차례로 형성할 수 있다. 본 발명의 몇몇의 실시예에서, 희생 마스크막(108a)은 SiN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 하드 마스크막(110a)은 SiON을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
다음으로, 도 6을 참조하면, 에어갭 영역 개구(AGO) 형성하기 위해, 희생 마스크막(108a) 및 하드 마스크막(110a)의 일부를 제거한다. 본 발명의 몇몇의 실시예에서, 희생 마스크막(108a) 및 하드 마스크막(110a)은 포토 레지스트를 이용한 리소그래피 공정을 이용하여 패터닝되어, 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)이 형성될 수 있다. 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)에 의해 IMD부(100)의 적어도 일부 및 캐핑 패턴들(106c)의 적어도 일부가 노출될 수 있다.
도 7을 참조하면, 하드 마스크 패턴(110b)과 희생 마스크 패턴(108b)을 식각 마스크로 이용하여 에어갭 영역 개구(AGO)에 의해 노출된 IMD부(101)를 제1 식각 공정에 의해 식각한다.
본 실시예에서, 제1 식각 공정은 건식 식각, 예컨대 이방성 건식 식각을 포함할 수 있다. 여기서 캐핑막(106a)과 IMD부(101) 사이의 높은 식각 선택비로 인해, 제1 식각 공정에 의해 캐핑 패턴(106c)은 제거되지 않고 IMD부(101)만이 제거될 수 있다. 이 때, 제1 식각 공정에 따라 하드 마스크 패턴(110b)의 일부가 함께 제거될 수 있다. 일부 실시예들 있어서, 하드 마스크 패턴(110b)은 식각되지 않을 수 있다.
이와 같이, IMD부(101)를 제1 식각공정에 의해 식각한 후, 인터커넥트막(104)과 제1 배리어막(102)의 상면은 캐핑 패턴(106c)으로 덮여 노출되지 않는다.
본 발명의 다양한 실시예에 따르면, 인터커넥트막(104)(예컨대 Cu막) 상면에 캐핑 패턴(106c)을 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 인터커넥트막(104)의 모서리부(112)가 캐핑 패턴(106c)에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다. 여기서 모서리부(112)는 제1 배리어막(102)의 상부와 인터커넥트막(104)의 상부가 접하는 부분을 포함한다.
한편, IMD부(101)이 제거된 후 인터커넥트막(104)들 사이에는 제1 에어갭 트렌치(114a)가 형성된다.
도 8 및 도 9를 참조하면, 제1 에어갭 트렌치(114a)가 형성된 IMD부(101)를 제2 식각 공정을 이용하여 식각하여, 인터커넥트막(104) 사이에 제3 에어갭 트렌치(114c)를 형성한다.
본 실시예에서, 제2 식각 공정은 EKC 스트립 공정, NH3 RF 플라즈마 공정, 불산 스트립 공정 중 적어도 하나를 포함할 수 있다. 제2 식각 공정은 제1 서브 식각 공정 및 제2 서브 식각 공정을 포함할 수 있다.
도 8을 참조하면, 제2 식각 공정의 제1 서브 식각 공정으로서 EKC 스트립 공정과 같은 습식 식각을 수행하여, 제1 에어갭 트렌치(114a)가 형성된 IMD부(101)를 더 제거함으로써 제1 에어겝 트렌치(114a) 보다 깊이가 더욱 깊어진 제2 에어갭 트렌치(114b)를 형성할 수 있다. 이 때, 습식 식각 공정에 따라 캐핑 패턴(106c)의 일부가 함께 제거될 수 있다. 또한, 습식 식각 공정에 따라 하드 마스크 패턴(110b)이 완전히 제거되고 희생 마스크 패턴(108b)의 일부가 함께 제거될 수 있다. 일부 실시예들에 있어서, 제1 서브 식각공정은 NH3 RF 플라즈마 공정 및 불산 스트립 공정을 이용하여 수행될 수 있다.
다음으로 도 9를 참조하면, 제2 식각 공정의 제 2 서브 식각 공정을 수행하여 제3 에어갭 트렌치(114c)를 형성한다.
예를 들면, NH3 RF 플라즈마 공정 및 불산 스트립 공정을 이용한 제2 서브 식각 공정을 수행하여, 제2 에어갭 트렌치(114b)가 형성된 IMD부(101)를 더 제거함으로써 깊이가 더욱 깊어진 제3 에어갭 트렌치(114c)를 형성할 수 있다. 이 때, NH3 RF 플라즈마 공정 및 불산 스트립 공정에 따라 캐핑 패턴(106c) 및 희생 마스크 패턴(108b)이 모두 제거될 수 있다. 따라서, 희생 마스크 패턴(108b)에 의해 덮인 IMD부(101)의 일부도 제3 에어갭 트렌치(114c) 형성 시에 부분적으로 식각될 수 있다. 일부 실시예들에 있어서, 제2 서브 식각 공정은 EKC 스트립 공정을 이용하여 수행될 수 있다. 일부 실시예들에 있어서, 제1 서브 식각 공정 및 제2 서브 식각 공정 중 어느 하나는 생략될 수 있다.
본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법은, 이와 같은 방식으로 캐핑 패턴(106c), 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)을 제거하기 때문에, 평탄화 공정, 예컨대 CMP 공정을 별도로 수행할 필요가 없다. 이에 따라 제2 식각 후, IMD부(101)의 상면은, 인터커넥트막(104)의 상면과 동일 평면 상에 있을 수 있다.
도 10을 참조하면, 제3 에어갭 트렌치(114c)의 측면 및 바닥면을 따라 제2 배리어막(116)을 컨포말(conformal)하게 형성한다.
제2 배리어막(116)은 도 11의 제2 유전막(200) 등을 포함하는 다른 적층 레이어와의 접촉을 방지하기 위한 것이다. 본 실시예에서, 제2 배리어막(116)은 추가로 IMD부(101)의 상면 및 인터커넥트막(104)의 상면을 따라 컨포말하게 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 제2 배리어막(116)은 절연물질, 예를 들어, SiCN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 제2 배리어막(116)은 예컨대, PVD, CVD, ALD 등과 같은 공정으로 IMD부(101) 및 인터커넥트막(104) 상에 증착될 수 있다.
도 11을 참조하면, 제2 배리어막(116) 상에 제2 유전막(200)을 형성한다. 제2 배리어막(116) 상에 제3 에어갭 트렌치(114c)를 채우지 않도록 제2 유전막(200)을 형성함으로써, IMD부(101) 내 또는 제3 에어갭 트렌치(114c) 내에 에어갭(118)을 형성하고, 나아가 적층 구조를 갖는 인터커넥션 구조 또는 집적 회로를 형성할 수 있다. 제2 유전막(200)은 저유전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 제2 유전막(200)은 반도체 공정에서 사용되는 임의의 다른 물질로 대체될 수 있다.
이제까지 설명한 반도체 장치의 제조 방법에 따르면, 인터커넥트막(104)(예컨대 Cu막)을 리세스한 후 그 상면에 캐핑 패턴(106c), 예를들어 AlN 캐핑 패턴을 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 모서리부(112)가 캐핑 패턴(106c)에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다.
도 12 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 앞서 도 1 및 도 2에서 설명한 것과 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 먼저 기판(10) 상에 형성된 제1 유전막(100)에 복수의 그루브들(50)을 형성하고, 제1 유전막(100) 상에 형성된 그루브들(50)의 각각의 측면 및 바닥면을 따라 제1 배리어막(102)을 형성하고, 제1 배리어막(102) 상에 그루브들(50)의 각각을 채우는 인터커넥트막(104)을 형성한다. 이어서 인터커넥트막(104) 및 제1 배리어막(102)은 리세스된다. 복수의 그루브들(50) 사이에 위치한 제1 유전막(100)의 상부의 일부 부분을 IMD부(101)로 정의한다.
다음으로, 리세스된 인터커넥트막(104) 상면에만 제1 캐핑 패턴(126a)을 형성한다.
본 실시예에서, 제1 캐핑 패턴(126a)은 코발트(Co)로 형성될 수 있다. 예를 들면, 기판 (10) 상에 Co을 증착하면, Co는 리세스된 인터커넥트막(104)의 상면에만 형성되고, 리세스되지 않은 IMD부(101)와, 제1 배리어막(102) 상에는 미형성된다. 예를 들면, 제1 캐핑 패턴(126a)은 코발트 프리커서를 이용하여 CVD 공정에 의해 선택적으로 리세스된 인터 커넥트막(104) 상면에만 형성되고, IMD 부(101) 상에는 형성되지 않을 수 있다. 일부 실시예들에 있어서, 제1 캐핑 패턴막(126a)은 리세스된 제1 배리어막(102) 상에 형성될 수 있다.
도 13을 참조하면, 일부 실시예들에 따르면, 리세스된 인터커넥트막(104) 상면에 형성된 제 1 캐핑 패턴(126a)에 실리사이드 공정 및 질화 공정을 수행하여, 제2 캐핑 패턴을(126b)을 형성할 수 있다. 예를 들면, 제1 캐핑 패턴(126a)의 Co와 실란(SiH4) 및 암모니아(NH3)를 반응시켜 CoSiN로 형성된 제2 캐핑 패턴(126b)을 형성할 수 있다. 제1 캐핑 패턴 (126a) 및 그 상에 형성된 제2 캐핑패턴(126b)은 도 16과 관련하여 후술할 식각 공정에서 인터커넥트막(104)을 보호하는 역할을 하게 된다. 일부 실시예들에 따르면, 제1 캐핑 패턴(126a)의 Co와 실란(SiH4)을 반응시켜 형성된 CoSi 캐핑 패턴을 포함하는 제2 캐핑 패턴(126b)을 형성할 수 있다.
도 14 및 도 15를 참조하면, 앞서 도 5 및 도 6에서 설명한 바와 같이, 기판(10) 상에 에어갭 영역 개구(AGO)을 가지는 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)을 형성한다. 에어갭 영역 개구(AGO)는 IMD부(101)의 적어도 일부 및 제2 캐핑 패턴들(126b)의 적어도 일부를 노출시킬 수 있다.
도 14에 도시된 바과 같이, 기판 (10) 상에 희생 마스크막(108a) 및 하드 마스크막(110a)을 형성한 후, 도 15에 도시된 바와 같이, 에어갭 영역 개구(AGO)을 정의하기 위해, 희생 마스크막(108a) 및 하드 마스크막(110a)의 일부를 제거한다. 그 결과, 에어갭 영역 개구(AGO)를 가지는 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)이 형성된다.
본 발명의 몇몇의 실시예에서, 희생 마스크막(108a)은 SiN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 하드 마스크막(110a)은 SiON을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 16을 참조하면, 에어갭 영역 개구(AGO)에서 노출된 IMD부(101)를 제1 식각공정에 의해 식각한다.
본 실시예에서, 제1 식각 공정은 건식 식각, 예컨대 이방성 건식 식각을 포함할 수 있다. 여기서 제2 캐핑 패턴(126b)과 IMD부(101) 사이의 높은 식각 선택비로 인해, 제1 식각 공정에 의해 제2 캐핑패턴(126b)은 제거되지 않고 IMD부(101)만이 제거될 수 있다. 이 때, 제1 식각 공정에 의해 하드 마스크 패턴(110b)의 일부가 함께 제거될 수 있다. 일부 실시예들에 따르면, 제1 식각 공정 시에 하드 마스크 패턴(110b)은 식각되지 않을 수 있다.
이와 같이, IMD부(101)에 제1 식각 공정을 수행한 후에도, 인터커넥트막(104)의 상면은 제1 캐핑 패턴(126a)과 제2 캐핑 패턴(126b)으로 덮여 노출되지 않는다. 특히, 본 발명의 다양한 실시예에 따르면, 인터커넥트막(104)(예컨대 Cu막) 상면에 제1 캐핑 패턴(126a)과 제2 캐핑 패턴(126b)을 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 모서리부(122)가 제1 캐핑 패턴(126a)과 제2 캐핑 패턴에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다. 여기서 모서리부(122)는 제1 배리어막(102)의 상부와 인터커넥트막(104)의 상부가 접하는 부분을 포함한다.
한편, IMD부(101)가 제거된 후 인터커넥트막(104)들 사이에는 제1 에어갭 트렌치(114a)가 형성된다.
도 17 및 도 18을 참조하면, 제1 에어겝 트렌치(114a)가 형성된 IMD부(101)를 제2 캐핑 패턴(126a)과 함께 제2 식각 공정을 이용하여 식각하여, 인터커넥트막(104) 사이에 제3 에어갭 트렌치(114c)를 형성한다.
본 실시예에서, 제2 식각 공정은 EKC 스트립 공정, NH3 RF 플라즈마 공정, 불산 스트립 공정 중 적어도 하나를 포함할 수 있다. 제2 식각 공정은 제1 서브 식각 공정 및 제2 서브 식각 공정을 포함할 수 있다.
도 17을 참조하면, 제2 식각 공정의 제1 서브 식각 공정으로서 EKC 스트립 공정과 같은 습식 식각을 수행하여, 제1 에어겝 트렌치(114a)가 형성된 IMD부(101)를 더 제거함으로써 깊이가 더욱 깊어진 제2 에어갭 트렌치(114b)를 형성할 수 있다. 이 때, 습식 식각 공정에 따라 제2 캐핑 패턴들(126b)의 일부가 함께 제거될 수 있다. 또한, 습식 식각 공정에 따라 하드 마스크 패턴(110b)이 완전히 제거되고, 희생 마스크 패턴(108b)의 일부가 함께 제거될 수 있다.
본 발명의 몇몇의 실시예에서는 제2 캐핑 패턴(126b)이 제거된 인터커넥트막(104) 상에는 제1 캐핑 패턴(126a)이 잔존할 수 있다 일부 실시예들에 있어서, 제1 서브 식각공정은 NH3 RF 플라즈마 공정 및 불산 스트립 공정을 이용하여 수행될 수 있다.
다음으로 도 18을 참조하면, 제2 식각 공정의 제 2 서브 식각 공정을 수행하여 제3 트렌치 에어갭 트렌치(114c)를 형성한다.
예를 들면, NH3 RF 플라즈마 공정 및 불산 스트립 공정 이용한 제2 서브 식각 공정을 수행하여, 제2 에어겝 트렌치(114b)가 형성된 IMD부(101)를 더 제거함으로써 깊이가 더욱 깊어진 제3 에어갭 트렌치(114c)를 형성할 수 있다. 이 때, NH3 RF 플라즈마 공정 및 불산 스트립 공정에 따라 제2 캐핑 패턴(126b) 및 희생 마스크 패턴(108b)이 모두 제거될 수 있다.
제2 캐핑 패턴(126b)이 제거된 인터커넥트막(104)의 상면 상에 제1 캐핑 패턴(126a), 예를 들어 Co 캐핑 패턴이 제거되지 않고 남아 있을 수 있다. 일부 실시예들에 있어서, 제 1 캐핑 패턴(126a)이 제2 서브 식각 공정에 의해 제거되어 인터커넥트막(104)의 상면이 노출될 수 있다.
다른 실시예들에 있어서, 제2 서브 식각공정은 EKC 스트립 공정을 이용하여 수행될 수 있다. 또 다른 실시예들에 있어서, 제1 서브 식각 공정 또는 제2 서브 식각 공정이 생략될 수 있다. 본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법은, 이와 같은 방식으로 제2 캐핑 패턴(126b), 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)을 제거하기 때문에, 평탄화 공정, 예컨대 CMP 공정을 별도로 수행할 필요가 없다. 즉, 도 16 내지 도 18과 관련하여 설명한 식각 공정들만으로 평탄화가 이루어질 수 있다. 이에 따라 제2 식각 공정 후, IMD부(101)의 상면(또는 제1 캐핑 패턴(126a)의 상면)은, 인터커넥트막(104)의 상면과 동일 평면 상에 있을 수 있다.
도 19를 참조하면, 제3 에어갭 트렌치(114c)의 측면 및 바닥면을 따라 제2 배리어막(116)을 컨포말(conformal)하게 형성한다.
제2 배리어막(116)은 제3 에어갭 트렌치(114c)의 측면 및 바닥면, 제2 식각 공정에 의해 노출된 에어갭 영역에 포함되지 않는 IMD부(101)의 상면 및 제1 캐핑 패턴(126a), 예를 들어 Co 캐핑 패턴의 상면을 따라 컨포말하게 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 제2 배리어막(116)은 제3 에어갭 트렌치(114c)의 측면 및 바닥면, IMD부(101)의 상면 및 인터커넥트막(104)의 상면을 따라 컨포말하게 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 제2 배리어막(116)은 절연물질, 예를 들어 SiCN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 20을 참조하면, 제2 배리어막(116) 상에 제2 유전막(200)을 형성한다. 제3 에어갭 트렌치(114c)를 채우지 않도록 제2 배리어막(116) 상에 제2 유전막(200)을 형성함으로써, IMD부(101) 내 또는 제3 에어갭 트렌치(114c) 내에 에어갭(118)을 형성하고, 나아가 적층 구조를 갖는 인터커넥션 구조 또는 집적 회로를 형성할 수 있다. 제2 유전막(200)은 저유전막일 수 있다. 제2 배리어막(116) 상에는 유전막(200) 대신에 반도체 공정에서 사용되는 다른 임의의 물질이 형성될 수 있다.
이제까지 설명한 반도체 장치의 제조 방법에 따르면, 인터커넥트막(104)(예컨대 Cu막)을 리세스한 후 그 상면에 제1 캐핑 패턴 (126a), 예를 들어 Co 캐핑 패턴 및 제2 캐핑 패턴(126b), 예를 들어 CoSiN 캐핑 패턴을 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 모서리부(112)가 제1 및 제2 캐핑 패턴들(126a, 126b) (예를 들어, Co 캐핑 패턴 및 CoSiN 캐핑 패턴)에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다.
도 21 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 앞서 도 1 및 도 2에서 설명한 것과 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 먼저 기판(10) 상에 형성된 제1 유전막(100)에 복수의 그루브들(50)을 형성하고, 제1 유전막(100) 상에 형성된 그루브들(50)의 각각의 측면 및 바닥면을 따라 제1 배리어막(102)을 형성하고, 제1 배리어막(102) 상에 그루브들(50)의 각각을 채우는 인터커넥트막(104)을 형성한다. 이어서 인터커넥트막(104) 및 제1 배리어막(102)은 리세스된다. 복수의 그루브들(50) 사이에 위치한 제1 유전막(100)의 상부의 일부 부분을 IMD부(101)로 정의한다.
또한, 앞서 도 12 및 도 13에서 설명한 것과 같이, 리세스된 인터커넥트막(104) 상면에만 제1 캐핑 패턴(126a)을 형성한다. 제1 캐핑 패턴(126a)은 Co를 포함할 수 있다. 또한, 리세스된 인터커넥트막(104) 상면에 형성된 제1 캐핑 패턴(126a), 예를 들어 Co 캐핑 패턴에 실리사이드 공정 및 질화 공정을 수행하여, 제2 캐핑 패턴(126b)을 형성할 수 있다.. 예를 들면, 제1 캐핑 패턴(126a)의 Co와 실란(SiH4)을 반응시켜 CoSiN으로 형성된 제2 캐핑 패턴(126b), 또는 CoSiN 캐핑 패턴을 형성할 수 있다.
일부 실시예들에 있어서, 제2 캐핑 패턴(126b)는 제1 캐핑 패턴(126a)의 Co와 실란(SiH4)을 반응시켜 형성된 CoSi 캐핑 패턴을 포함할 수 있다.
다음으로, 제2 캐핑 패턴(126b) 및 IMD부(101) 상에 캐핑막(136)을 형성한다. 추가로 캐핑막(136)은 제1 배리어막(102) 상에 형성된다.
본 실시예에서, 캐핑막(136)은 AlN막을 포함할 수 있다. 기판(10) 상에 예컨대, PVD, CVD, ECP, ALD 등과 같은 공정으로 AlN을 증착하여 캐핑막(136)을 형성한다. AlN이 제2 캐핑 패턴(126b), 제1 배리어막(102) 및 IMD부(101) 상에 증착되면, 제2 캐핑 패턴(126b) 및 제1 배리어막(102) 상에 형성된 캐핑막(136)의 제1 부분(136a)은 AlN을 포함하지만, IMD부(101) 상에 형성된 캐핑막(136)의 제2 부분(136b)은 AlON을 포함하게 된다. AlON을 포함하는 캐핑막(136)의 제2 부분(136b)은, AlN을 포함하는 캐핑막(136)의 제1 부분(136a)과는 달리 불산에 의해 쉽게 제거될 수 있다는 점이다.
도 22를 참조하면, 예컨대 불산(DHF) 스트립 공정을 이용하여, 제2 캐핑 패턴(126b)의 상면에 형성된 캐핑막(136)의 제1 부분(136a)에 대해, IMD부(101)의 상면에 형성된 캐핑막(136)의 제2 부분(136b)을 선택적으로 식각하여 제거할 수 있다.
이에 따라, 제3 캐핑 패턴(136c) 예를 들어, ALN 캐핑 패턴이 제2 캐핑 패턴(126b) 상에만 형성되고, IMD부(101) 상에는 미형성될 수 있다. 이와 같은 제3 캐핑 패턴(136c)은 도 25와 관련하여 후술할 식각 공정에서 인터커넥트막(104)을 보호하는 역할을 하게 된다.
도 23 및 도 24를 참조하면, 앞서 도 5 및 도 6에서 설명한 바와 같이, 기판(10) 상에 에어갭 영역 개구(AGO)를 가지는 희생 마스크 패턴(108b) 및 하드 마스크 패턴(110b)을 형성한다. 에어갭 영역 개구(AGO)는 IMD부(101)의 적어도 일부 및 제3 캐핑 패턴들(136c)의 적어도 일부를 노출시킬 수 있다.
도 23에 도시된 바과 같이, 기판(10) 상에 희생 마스크막(108a) 및 하드 마스크막(110a)를 형성한 후, 도 24에 도시된 바와 같이, 에어갭 영역 개구(AGO)를 정의하기 위해, 희생막(108a) 및 하드 마스크막(110a)의 일부를 제거한다.
본 발명의 몇몇의 실시예에서, 희생 마스크막(108a)은 SiN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 하드 마스크막(110a)은 SiON을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 25를 참조하면, 에어갭 영역 개구(AGO)에 의해 노출된 IMD부(101)를 제1 식각 공정에 의해 식각한다.
본 실시예에서, 제1 식각 공정은 건식 식각, 예컨대 이방성 건식 식각을 포함할 수 있다. 여기서 제2 및 제3 캐핑 패턴들(126b, 136c)과 IMD부(101) 사이의 높은 식각 선택비로 인해, 제1 식각 공정에 의해 제2 및 제3 캐핑 패턴들(126b, 136c)은 제거되지 않고 IMD부(101)만이 제거될 수 있다. 이 때, 제1 식각 공정에 의해 하드 마스크 패턴(110b)의 일부가 함께 제거될 수 있다. 일부 실시예들에 있어서, 제1 식각 공정 중에 하드 마스크 패턴(110b)은 제거되지 않을 수 있다.
이와 같이, IMD부(101)를 제1 식각 공정에 의해 식각한 후, 인터커넥트막(104)의 상면은 제1 내지 제3 캐핑 패턴들(126a, 126b, 136c)로 덮여 노출되지 않는다. 본 발명의 다양한 실시예에 따르면, 리세스된 인터커넥트막(104)(예컨대 Cu막) 상면에 제1 내지 제3 캐핑 패턴들(126a, 126b, 136c)을 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 모서리부(132)가 제1 내지 제3 캐핑 패턴들(126a, 126b, 136c)에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다. 여기서 모서리부(132)는 제1 배리어막(102)과 인터커넥트막(104)이 접하는 부분을 포함한다.
한편, IMD부(101)이 제거된 후 인터커넥트막(104)들 사이에는 제1 에어갭 트렌치(114a)가 형성된다.
도 26을 참조하면, 제1 에어갭 트렌치(114a)가 형성된 IMD부(101)를 제2 및 제3 캐핑 패턴들(126b, 136c)과 함께 제2 식각 공정을 이용하여 식각하여, 인터커넥트막(104) 사이에 제1 에어겝 트렌치(114a) 보다 더 깊은 제2 에어갭 트렌치(114b)를 형성한다.
본 실시예에서, 제2 식각 공정은 EKC 스트립 공정, NH3 RF 플라즈마 공정, 불산 스트립 공정 중 적어도 하나를 포함할 수 있다. 제2 식각 공정은 제`1 서브 식각 공정 및 제2 서브 식각 공정을 포함할 수 있다.
예를 들면, 제2 식각 공정의 제1 서브 식각 공정으로서 EKC 스트립 공정과 같은 습식 식각을 수행하여, IMD부(101)를 더 제거함으로써 제1 에어갭 트렌치(114a) 보다 깊은 제2 에어갭 트렌치(114b)를 형성할 수 있다. 이 때, 습식 식각 공정에 따라 제2 및 제3 캐핑 패턴들(126b, 136c)의 일부가 함께 제거될 수 있다. 또한, 습식 식각 공정에 따라 하드 마스크 패턴 (110b)가 제거되고, 희생 마스크 패턴(108b)의 일부가 함께 제거될 수 있다. 일부 실시예들에 있어서, 제2 캐핑 패턴(126b)은 제거되지 않을 수 있다.
본 발명의 몇몇의 실시예에서는 제2 및 제3 캐핑패턴들(126b, 136c)이 제거된 인터커넥트막(104)의 상면에는 제1 캐핑 패턴(126a), 예들 들어, Co 캐핑 패턴이 제거되지 않고 남아 있을 수 있다. 이러한 경우 최종 에어갭 구조물이 형성된 후에도 인터커넥트의 상에 제1 캐핑 패턴(126a), 예를 들어, Co 캐핑 패턴이 여전히 잔존할 수 있다. 일부 실시예들에 있어서, 제1 서브 식각 공정은 NH3 RF 플라즈마 공정 및 불산 스트립 공정을 이용하여 수행될 수 있다.
이후에는 앞서 도 18에서 설명한 바와 같이, 제2 식각 공정의 제2 서브 식각 공정이 수행되어 제3 에어갭 트렌치(114c)가 형성될 수 있다.
예를 들면, NH3 RF 플라즈마 공정 및 불산 스트립 공정을 이용한 제2 서브 식각 공정을 수행하여, 제2 에어갭 트렌치(114b)가 형성된 IMD부(101)를 더 제거함으로써 제2 에어겝 트렌치(114b)의 깊이보다 더욱 깊어진 제3 에어갭 트렌치(114c)를 형성할 수 있다. 이 때, NH3 RF 플라즈마 공정 및 불산 스트립 공정에 의해 제2 캐핑 패턴(126b) 및 희생 마스크 패턴(108b)이 모두 제거될 수 있다.
이 경우에도, 본 발명의 몇몇의 실시예에서는 제2 및 제3 캐핑 패턴들(126b, 136c)이 제거된 인터커넥트막(104) 상에 제1 캐핑 패턴(126a) (예를 들어, Co 캐핑 패턴)이 남을 수 있다. 일부 실시예들에 있어서, 제1 캐핑 패턴(126a)은 제거되어 인터커넥트막(104)의 상면이 노출될 수 있다. 다른 실시예들에 있어서, 제2 서브 식각 공정은 EKC 스트립 공정을 이용하여 수행될 수 있다. 또 다른 실시예들에 있어서, 제1 서브 식각 공정 또는 제2 서브 식각 공정이 생략될 수 있다.
본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법은, 이와 같은 방식으로 제2 및 제3 캐핑 패턴들(126b, 136c), 희생막 패턴(108b) 및 하드 마스크 패턴(110b)을 제거하기 때문에, 평탄화 공정, 예컨대 CMP 공정을 별도로 수행할 필요가 없다. 위에서 설명한 식각 공정들에 의해 평탄화가 이루어질 수 있다. 이에 따라 제2 식각 공정 이후에 IMD부(101)의 상면은, 인터커넥트막(104)의 상면 (또는 제1 캐핑 패턴(126a)의 상면과 동일 평면 상에 있을 수 있다.
이후에, 앞서 도 19에 설명된 바와 같이 제2 배리어막(116)이 제3 에어갭 트렌치(114c)의 측면 및 바닥면, IMD부(101)의 상면 및 제1 캐핑 패턴(126a)의 상면을 따라 컨포말하게 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 제2 배리어막(116)은 절연물질, 예를 들어 SiCN을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이어서 도 11에서 설명된 바와 같이, 제2 배리어막(116) 상에 제2 유전막(200)을 형성한다. 제3 에어갭 트렌치(114c)를 채우지 않도록 제2 배리어막(116) 상에 제2 유전막(200)을 형성함으로써, IMD부(101) 내 또는 제3 에어갭 트렌치(114c) 내에 에어갭(118)을 형성하고, 나아가 적층 구조를 갖는 인터커넥션 구조 또는 집적 회로를 형성할 수 있다.
본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법에 따르면, 인터커넥트막(104)(예컨대 Cu막)을 리세스한 후 그 상면에 캐핑 패턴들(106c, 126a 126b, 136c) 중 적어도 하나를 형성하여 인터커넥트막(104)을 더욱 확실하게 보호할 뿐 아니라, 특히 식각 공정 등이 수행될 때 취약한 모서리부(112, 122, 132)가 캐핑막(106a, 126a 126b)에 의해 확실히 보호되어, 인터커넥트막(104)(예컨대, Cu)의 손실을 방지할 수 있다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 27은 태블릿 PC(1200)을 도시한 도면이고, 도 28은 노트북(1300)을 도시한 도면이며, 도 29는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 장치가 사용될 수 있는 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 응용례가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 50: 그루브들
100, 200: 유전막 101: IMD부
102: 제1 배리어막 104: 인터커넥트막
106: 캐핑막 106a: 캐핑막의 제1 부분
106b: 캐핑막의 제2 부분 106c: 캐핑 패턴
126a, 126b, 136c: 제1 캐핑 패턴, 제2 캐핑 패턴, 제3 캐핑 패턴
108a: 희생 마스크막 108b: 희생 마스크 패턴
110a: 하드 마스크막 110b: 하드 마스크 패턴
112, 122, 132: 모서리부
114a, 114b, 114c: 제1 내지 제3 에어갭 트렌치
116: 제2 배리어막 118: 에어갭
AGO: 에어갭 영역 개구

Claims (20)

  1. 기판 상에 형성된 제1 유전막에 복수의 그루브들(grooves)을 형성하고, 상기 제1 유전막은 상기 복수의 그루브들 사이에 위치한 IMD(Intermetal Dielectic)부를 포함하고;
    상기 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막(barrier layer)을 형성하고;
    상기 제1 배리어막 상에 인터커넥트막(interconnect layer)을 형성하되, 상기 그루브들의 각각을 채우고;
    상기 인터커넥트막과 상기 제1 배리어막을 리세스하고;
    상기 IMD부 상에 형성하지 않고, 상기 리세스된 인터커넥트막 상에 캐핑 패턴(capping pattern)을 선택적으로 형성하고;
    상기 캐핑 패턴이 제거되지 않은 상태에서 상기 IMD부를 제1 식각 공정에 의해 식각하고;
    상기 제1 식각 공정에 의해 식각된 상기 IMD부를 상기 캐핑 패턴과 함께 제2 식각 공정에 의해 식각하여, 트렌치(trench)를 형성하고;
    상기 트렌치의 측면 및 바닥면 및 상기 리세스된 인터커넥트막 상에 제2 배리어막을 컨포말(conformal)하게 형성하고; 그리고
    제2 유전막을 상기 트렌치를 채우지 않도록 상기 제2 배리어막 상에 형성하여, 상기 IMD부 내에 에어갭을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 캐핑 패턴은 AlN막을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 캐핑 패턴을 형성하는 것은,
    상기 리세스된 인터커넥트막 상 및 상기 IMD부의 상에 AlN을 증착하여 캐핑막을 형성하되, 상기 캐핑막은 상기 리세스된 인터커넥트막 상에 AlN막으로 형성된 제1 부분과, 상기 IMD부 상에 AlON으로 형성된 제2 부분을 포함하고,
    상기 제2 부분을 선택적으로 식각하여 상기 리세스된 인터커넥트막 상에 AlN을 포함하는 상기 캐핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 캐핑 패턴을 형성하는 것은 제1 캐핑 패턴과 상기 제1 캐핑 패턴 상의 제2 캐핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 캐핑 패턴은 Co을 포함하고, 상기 제2 캐핑 패턴은 CoSiN을 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 캐핑 패턴과 상기 제2 캐핑 패턴을 형성하는 것은,
    상기 리세스된 인터커넥트막 상에 Co를 증착하여 Co를 포함하는 상기 제1 캐핑 패턴을 형성하고,
    상기 제1 캐핑 패턴에 실리사이드 공정과 질화 공정을 수행하여 상기 제1 캐핑 패턴 상에 CoSiN를 포함하는 상기 제2 캐핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 식각 공정에 의해 식각된 상기 IMD부를 상기 캐핑 패턴과 함께 제2 식각 공정을 수행하여 식각하는 것은 상기 제2 캐핑 패턴을 상기 제2 식각 공정에 의해 제거하고 상기 제1 캐핑 패턴을 상기 리세스된 인터커넥트막 상에 남기는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 배리어막을 형성하는 것은 상기 리세스된 인터커넥트막 상의 상기 제1 캐핑 패턴 상에 상기 제2 베리어막을 형성하되, 상기 제2 배리어막은 상기 제1 캐핑 패턴과 접촉하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 캐핑 패턴을 형성하는 것은 제1 캐핑 패턴, 제2 캐핑 패턴, 및 제3 캐핑 패턴을 순차적으로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 캐핑 패턴은 Co를 포함하고, 상기 제2 캐핑 패턴은 CoSiN를 포함하고, 상기 제3 캐핑 패턴은 AlN을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    제1 캐핑 패턴, 제2 캐핑 패턴, 및 제3 캐핑 패턴을 순차적으로 형성하는 것은,
    상기 리세스된 인터커넥트막 상에 Co를 증착하여 Co를 포함하는 상기 제1 캐핑 패턴을 형성하고,
    상기 제1 캐핑 패턴에 실리사이드 공정과 질화 공정을 수행하여 상기 제1 캐핑 패턴 상에 CoSiN를 포함하는 상기 제2 캐핑 패턴을 형성하고,
    상기 제2 캐핑 패턴, 상기 제 1 배리어막, 및 상기 IMD부 상에 AlN을 증착하여 캐핑막을 형성하되, 상기 캐핑막은 상기 리세스된 인터커넥트막 상에 AlN으로 형성된 제1 부분과, 상기 IMD부 상에 AlON으로 형성된 제2 부분을 포함하고,
    상기 제2 부분을 선택적으로 식각하여 상기 리세스된 인터커넥트막 상에 AlN을 포함하는 상기 제3 캐핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 식각 공정을 수행하여 식각된 상기 IMD부를 상기 캐핑 패턴과 함께 제2 식각 공정에 의해 식각하는 것은,
    상기 제2 식각 공정에 의해 상기 제2 캐핑 패턴 및 상기 제3 캐핑 패턴을 제거하고 상기 제1 캐핑 패턴을 상기 리세스된 인터커넥트막 상에 남기는 것을 포함하고,
    상기 제2 배리어막을 형성하는 것은,
    상기 리세스된 인터커넥트막 상의 상기 제1 캐핑 패턴 상에 상기 제2 배리어막을 형성하되, 상기 제2 배리어막은 상기 제1 캐핑 패턴과 접촉하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 베리어막은 도전물질을 포함하고, 상기 제2 배리어막은 절연물질을 포함하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정을 포함하고, 상기 제2 식각 공정은 EKC 스트립 공정, NH3 RF 플라즈마 공정, 및 불산 스트립 공정 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고,
    상기 제2 식각 공정은,
    EKC 스트립 공정을 수행하고,
    이어서 NH3 RF 플라즈마 공정 및 불산 스트립 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 기판 상에 형성된 제1 유전막에 복수의 그루브들을 형성하고, 상기 제1 유전막은 상기 복수의 그루브들 사이에 위치한 IMD부를 포함하고;
    상기 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막을 형성하고;
    인터커넥트막을 상기 제1 배리어막 상에 형성하되, 상기 그루브들 각각을 채우고;
    상기 인터커넥트막과 상기 제1 배리어막을 리세스하고;
    상기 IMD부 상에는 형성하지 않고, 리세스된 상기 인터커넥트막 상에 선택적으로 제1 캐핑 패턴 및 제2 캐핑 패턴을 형성하고;
    상기 제2 캐핑 패턴이 제거되지 않은 상태에서 상기 IMD부의 적어도 일부를 제1 식각 공정에 의해 식각하고;
    상기 제1 식각 공정에 의해 식각된 상기 IMD부의 적어도 일부를 상기 제1 및 제2 캐핑 패턴들과 함께 제2 식각 공정에 의해 식각하여, 트렌치를 형성하고;
    상기 트렌치의 측면 및 바닥면 및 제1 캐핑 패턴 상에 제2 배리어막을 컨포말하게 형성하되 상기 제2 배리어막은 상기 제1 캐핑 패턴과 접촉하고; 그리고
    제2 유전막을 상기 트렌치를 채우지 않도록 상기 제2 배리어막 상에 형성하여, 상기 IMD부 내에 에어갭을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 캐핑 패턴은 Co룰 포함하고, 상기 제2 캐핑 패턴은 CoSiN을 포함하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고,
    상기 제2 식각 공정은 EKC 스트립 공정을 수행하고, 이어서 NH3 RF 스트립 공정과 불산 스트립 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 기판 상에 형성된 제1 유전막에 복수의 그루브들을 형성하고, 상기 제1 유전막은 상기 복수의 그루브들 사이에 위치한 IMD부를 포함하고;
    상기 그루브들의 각각의 측면 및 바닥면을 따라 제1 배리어막을 형성하고;
    인터커넥트막을 상기 제1 배리어막 상에 형성하되, 상기 그루브들의 각각을 채우고;
    상기 인터커넥트막과 상기 제1 배리어막을 리세스하고;
    상기 IMD부 상에는 형성하지 않고, 적어도 상기 리세스된 인터커넥트막 상에 선택적으로 제1 캐핑 패턴, 제2 캐핑 패턴, 및 제3 캐핑 패턴을 순차적으로 형성하고;
    상기 제2 및 제3 캐핑 패턴이 제거되지 않은 상태에서 상기 IMD부의 적어도 일부를 제1 식각 공정에 의해 식각하고;
    상기 제1 식각 공정에 의해 식각된 상기 IMD부의 적어도 일부를 상기 제2 및 제3 캐핑 패턴들과 함께 제2 식각 공정에 의해 식각하여, 트렌치를 형성하고;
    상기 트렌치의 측면 및 바닥면 및 제1 캐핑 패턴 상에 제2 배리어막을 컨포말하게 형성하되 상기 제2 배리어막은 상기 제1 캐핑 패턴과 접촉하고; 그리고
    제2 유전막을 상기 트렌치를 채우지 않도록 상기 제2 배리어막 상에 형성하여, 상기 IMD부 내에 에어갭을 형성하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 캐핑 패턴은 Co룰 포함하고, 상기 제2 캐핑 패턴은 CoSiN을 포함하고, 상기 제3 캐핑 패턴은 AlN을 포함하고,
    제1 식각 공정은 건식 식각 공정을 수행하는 것을 포함하고,
    상기 제2 식각 공정은 EKC 스트립 공정을 수행하고, 이어서 NH3 RF 스트립 공정과 불산 스트립 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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