CN103137545B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明的实施例提供了一种半导体器件形成方法，包括：提供基底；所述基底表面依次形成有第一绝缘层、层间介质层以及至少两个贯穿所述层间介质层和第一绝缘层厚度的沟槽；向所述沟槽内填充导电材料形成金属线层；采用金属的自对准形成工艺形成覆盖所述金属线层的第一掩膜层，所述第一掩膜层覆盖部分靠近金属线层的层间介质层；以所述第一掩膜层为掩膜去除所述层间介质层和第一绝缘层，形成开口；去除所述第一掩膜层，形成覆盖所述金属线层和层间介质层，并横跨所述开口的第二绝缘层。采用本发明实施例形成的半导体器件具有较大的空气间隙，降低了互连结构中的K值，降低了RC效应，提高了半导体集成电路的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体产业进入高性能与多功能的集成电路新时代，集成电路内元件的密度会随之增加，而元件尺寸以及零件或元件之间的间距会随之缩小。以前仅受限于光刻技术定义结构的能力，将器件的几何尺寸做小较为困难，随着技术的发展，现有的器件的尺寸可以做到更小，然而限制因素也越来越多。例如，当导电图案之间的距离缩小时，任意两相邻的导电图案所产生的电容会增加。此增加的电容会导致导电图案间的电容耦合上升，从而增加电力消耗并提高电阻-电容(RC)时间常数。因此，半导体集成电路性能以及功能是否可以不断的改良取决于正在开发的具有低介电常数的材料。
由于具有最低介电常数的材料为空气(k＝1.0)，通常会形成空气间隙来进一步降低互连层内的K值。现有技术在互连层中空气间隙的形成方法，包括：
请参考图1，提供半导体衬底100；形成覆盖所述半导体衬底100的刻蚀停止层101；形成覆盖所述刻蚀停止层101的层间介质层103；形成位于所述层间介质层103表面的图形化的光刻胶层105；
请参考图2，以所述图形化的光刻胶层105为掩膜，刻蚀所述层间介质层103和刻蚀停止层101，形成沟槽107；
请参考图3，去除所述图形化的光刻胶层，暴露出所述层间介质层103表面；在去除所述图形化的光刻胶层后，采用沉积工艺形成覆盖所述沟槽107侧壁的牺牲层109；
请参考图4，向所述沟槽内填充导电金属，形成金属线层111；
请参考图5，去除所述牺牲层，形成开口113。
请参考图6，形成覆盖所述金属线层111并横跨所述开口的绝缘层115，所述绝缘层115和所述开口共同构成空气间隙114。
然而，采用现有技术的半导体器件的RC效应仍然较大，半导体集成电路性能较差。
更多关于在半导体器件的形成方法请参考公开号为US20110018091的美国专利。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，半导体器件的RC效应较现有技术小，半导体集成电路性能好。
为解决上述问题，本发明提供了一种半导体器件形成方法，包括：
提供基底，所述基底表面形成有第一绝缘层，所述第一绝缘层表面形成有层间介质层，以及至少两个贯穿所述层间介质层和第一绝缘层厚度的沟槽；
向所述沟槽内填充导电材料形成金属线层；
采用金属的自对准形成工艺形成覆盖所述金属线层的第一掩膜层，所述第一掩膜层覆盖部分靠近金属线层的层间介质层；
以所述第一掩膜层为掩膜去除所述层间介质层和第一绝缘层，形成开口，所述开口包括贯穿所述层间介质层厚度的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径小于所述第二子开口的口径；
去除所述第一掩膜层，形成覆盖所述金属线层和层间介质层，并横跨所述开口的第二绝缘层。
可选地，所述第一掩膜层覆盖部分的层间介质层的宽度为5-20nm。
可选地，所述采用金属的自对准形成工艺形成第一掩膜层的步骤包括：提供电解槽；在电解槽中加入PH值为7-10的电解液，所述电解液包括(NH4)2WO4、CoCl2、NaOH、Na2H2PO2；施加电流密度为3mA/cm2到20mA/cm2的电流。
当所述沟槽至少为三个，形成的所述金属线层包括第一金属线层、与所述第一金属线层相邻的第二金属线层，与所述第二金属线层相邻且与所述第一金属线层相隔的第三金属线层时，还包括：形成覆盖所述第二金属线层和第三金属线层之间的层间介质层的保护层；以所述第一掩膜层和保护层为掩膜去除第一金属线层和第二金属线层之间的层间介质层和第一绝缘层，形成开口，保留第二金属线层和第三金属线层之间的层间介质层和第一绝缘层，所述保留的第一绝缘层用作剩余的层间介质层的支撑。
可选地，所述第一掩膜层的材料为CoWP、W或Si。
可选地，所述第一绝缘层的材料为有机聚合物、SiO2或C。
可选地，去除所述层间介质层和第一绝缘层的工艺为干法刻蚀。
可选地，所述干法刻蚀采用的气体包括O2。
可选地，去除所述层间介质层和第一绝缘层的工艺为湿法刻蚀。
可选地，所述湿法刻蚀采用的化学试剂包括HF。
可选地，所述湿法刻蚀的工艺参数包括：质量分数为0.1％-5％的HF。
可选地，去除所述第一掩膜层的工艺为湿法刻蚀。
可选地，所述湿法刻蚀所采用的化学试剂包括HF或H2O2。
可选地，所述层间介质层的材料为k值小于3.0的低K介质材料。
可选地，所述低K介质材料为SiN、掺杂氮的碳、SiC或BN。
可选地，所述低K介质材料包括C、Si、O、H元素。
相应的，本发明的实施例还提供了一种半导体器件，包括：
基底；
位于所述基底表面、至少两个相互分立的金属线层；
位于相邻两个金属线层之间的开口，所述开口包括与所述金属线层表面齐平的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径小于所述第二子开口的口径；
位于所述第一子开口两侧、位于所述第二子开口顶部的层间介质层；
覆盖所述金属线层、层间介质层，且横跨所述开口的第二绝缘层。
可选地，所述第一子开口的口径比所述第二子开口的口径小10-40nm。
可选地，当至少包括三个相互分立的金属线层：第一金属线层、与所述第一金属线层相邻的第二金属线层、以及与第二金属线层相邻且与所述第一金属线层相隔的第三金属线层时，还包括：第一绝缘层，所述第一绝缘层位于所述第二金属线层和第三金属线层之间的基底表面，所述开口位于所述第一金属线层和第二金属线层之间，所述层间介质层还位于第二金属线层和第三金属线层之间的第一绝缘层表面。
与现有技术相比，本发明的实施例具有以下优点：
本发明的实施例中，形成有覆盖所述金属线层的第一掩膜层，所述第一掩膜层还覆盖部分靠近金属线层的层间介质层，被覆盖部分靠近金属线层的层间介质层在后续工艺中受到第一掩膜层的保护，不会被去除，后续形成的开口的顶部尺寸较小，后续形成第二绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成第二绝缘层，解决了后续第二绝缘层的沉积困难的间题；并且以所述第一掩膜层为掩膜去除了暴露的层间介质层，还去除了第一绝缘层，形成的开口的底部尺寸较大，利于后续形成较大的空气间隙，降低了互连结构中的K值，降低了RC效应，提高了半导体集成电路的性能，解决了第二绝缘层的沉积和空气间隙的大小之间的矛盾。
进一步的，本发明的实施例中，采用金属的自对准形成工艺形成第一掩膜层，所述第一掩膜层的形成工艺简单，无需先形成覆盖金属线层和层间介质层的薄膜，然后在刻蚀形成第一掩膜层，大大节省了工艺。
附图说明
图1-图6是现有技术的半导体器件形成过程的剖面结构示意图；
图7是本发明实施例的半导体器件形成方法的流程示意图；
图8-图14是本发明第一实施例的半导体器件形成过程的剖面结构示意图；
图15-图19是本发明第二实施例的半导体器件形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的RC效应仍然较大，半导体集成电路性能较差。
经过研究，发明人发现，现有技术在形成开口时，若开口的尺寸(宽度)过大，后续形成绝缘层时，用于形成绝缘层的材料会掉落在开口内，绝缘层的沉积困难，很难形成覆盖所述金属线层并横跨开口的绝缘层，即使形成了绝缘层，空气间隙的质量也大大受到了影响。因此，受到后续沉积工艺的限制，现有技术形成的空气间隙的尺寸(宽度)通常较小。所述尺寸小的空气间隙能够降低的互连结构中的K值较为有限，所述半导体器件的RC效应仍然较大，半导体集成电路性能较差。
经过进一步研究，发明人发现，如果形成一种口径小、但底部口径较大的开口，后续形成绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成绝缘层，不仅解决了后续绝缘层的沉积困难的间题，所述开口与绝缘层形成的空气间隙的尺寸也较大，有效降低了半导体器件的RC效应，提高了半导体集成电路性能。
相应的，请参考图7，本发明实施例的半导体器件形成方法，包括：
步骤S201，提供基底，所述基底表面形成有第一绝缘层，所述第一绝缘层表面形成有层间介质层，至少两个贯穿所述层间介质层和第一绝缘层厚度的沟槽；
步骤S203，向所述沟槽内填充导电材料形成金属线层；
步骤S205，采用金属的自对准形成工艺形成覆盖所述金属线层的第一掩膜层，所述第一掩膜层覆盖部分靠近金属线层的层间介质层；
步骤S207，以所述第一掩膜层为掩膜去除所述层间介质层和第一绝缘层，形成开口，所述开口包括贯穿所述层间介质层厚度的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径小于所述第二子开口的口径；
步骤S209，去除所述第一掩膜层，形成覆盖所述金属线层和层间介质层，并横跨所述开口的第二绝缘层。
相应的，本发明实施例还提供了一种半导体器件，包括：
基底；
位于所述基底表面、至少两个相互分立的金属线层；
位于相邻两个金属线层之间的开口，所述开口包括与所述金属线层表面齐平的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径小于所述第二子开口的口径；
位于所述第一子开口两侧、位于所述第二子开口顶部的层间介质层；
覆盖所述金属线层、层间介质层，且横跨所述开口的第二绝缘层。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
具体请参考图8-图19，图8-图19示出了本发明多个实施例的半导体器件形成过程的剖面结构示意图。
第一实施例
请参考图8，提供基底300；所述基底300表面形成有刻蚀阻挡层301；所述刻蚀阻挡层301表面形成有第一绝缘层303；所述第一绝缘层303表面形成有层间介质层305；所述层间介质层305表面形成有缓冲层307；所述缓冲层307表面形成有第二掩膜层308。
其中，所述基底300用于为后续工艺提供工作平台，所述基底300与所述刻蚀阻挡层接触的部分为绝缘材料。所述基底300内还可以有晶体管等。
所述刻蚀阻挡层301用于后续保护基底300在形成沟槽309时不被损坏，所述刻蚀停止层301的材料为SiN或TiN，所述刻蚀停止层301的形成工艺为沉积工艺，例如物理或化学气相沉积。
所述第一绝缘层303用于为后续形成空气间隙提供平台。在本发明的实施例中，所述第一绝缘层303在后续未被去除的部分可以用于后续作为镂空部分层间介质层的支撑。所述第一绝缘层303选用后续极易被去除的材料，即所述第一绝缘层303与后续形成的金属线层之间具有较大的刻蚀选择比，为有机聚合物、SiO2或C。
在本发明的实施例中，所述第一绝缘层303的材料为SiO2。且考虑到后续形成较大的空气间隙，互连结构中的K值降低，有助于降低RC效应和提高半导体集成电路的性能，而所述空气间隙的高度与所述第一绝缘层303的厚度有关，因此在本发明的实施例中，所述第一绝缘层303的厚度选为
所述层间介质层305用于为后续形成沟槽提供平台，并用于隔离相邻的金属导线，防止短路。所述层间介质层305的形成工艺为沉积工艺，例如物理或化学气相沉积。所述层间介质层305的材料为K值小于3.0的低K介质材料，例如SiN、掺杂氮的碳、SiC或BN等。在本发明的实施例中，所述层间介质层305采用的为低K介质材料，所述低K介质材料中包括C、Si、O和H元素，所述层间介质层的厚度为
所述缓冲层307用于在后续刻蚀时提供一个缓冲，分散刻蚀第二掩膜层308时产生的应力，进一步保护层间介质层305。在本发明的实施例中，所述缓冲层307的形成工艺为TEOS工艺或低温氧化工艺(LTO)。所述缓冲层307的材料为SiO2。
所述第二掩膜层308用于作为后续形成沟槽时的掩膜，所述第二掩膜层308内具有与所述沟槽的形状和位置相对应的图形。所述第二掩膜层308的形成工艺为沉积工艺，例如物理或化学气相沉积。所述第二掩膜层308的材料为TiN或SiN。
需要说明的是，在本发明的其他实施例中，所述基底300表面还可以仅形成有第一绝缘层303和位于所述第一绝缘层303表面的层间介质层305。
请参考图9，形成至少两个贯穿所述第二掩膜层308、缓冲层307、层间介质层305、第一绝缘层303和刻蚀阻挡层301厚度的沟槽309。
所述沟槽309用于后续填充导电材料形成金属线层，以实现信号的传输。在本发明的实施例中，所述沟槽309至少为两个，所述沟槽309的形成工艺为干法刻蚀，所述沟槽309的具体形成步骤包括：依次刻蚀所述第二掩膜层308、缓冲层307、层间介质层305、第一绝缘层303和刻蚀阻挡层301。
需要说明的是，在本发明的其他实施例中，所述沟槽309还可以采用单图形或双重图形的大马士革工艺形成，工艺更加简单。由于采用大马士革工艺形成沟槽的工艺已为本领域技术人员所熟知，在此不再赘述。
在本发明的其他实施例中，当所述基底300表面仅形成有第一绝缘层303和层间介质层305，所述沟槽309贯穿所述层间介质层305和第一绝缘层303的厚度。
请参考图10，向所述沟槽内填充导电材料形成金属线层311。
所述金属线层311用于传递信号，所述金属线层311的材料为导电材料，例如铜、钛、钽、钨等。所述金属线层311的形成过程为：采用沉积工艺例如物理或化学气相沉积工艺沉积覆盖所述基底300和第二掩膜层308的导电薄膜(未图示)；然后采用化学机械抛光工艺(CMP)对所述导电薄膜进行化学机械抛光，直至暴露出所述层间介质层305，形成金属线层311。
请参考图11，形成覆盖所述金属线层311的第一掩膜层313，所述第一掩膜层313覆盖部分靠近金属线层311的层间介质层305。
所述第一掩膜层313用于后续作为掩膜去除所述层间介质层305和第一绝缘层303形成开口。在第一掩膜层313的材料选择上，选择刻蚀速率小于层间介质层305和第一绝缘层303的材料，例如CoWP、W或Si。
考虑到后续形成的开口的顶部口径小于底部口径，因此，所述第一掩膜层313还需要覆盖部分靠近金属线层311的层间介质层305。在本发明的一个实施例中，先采用沉积工艺在所述金属线层和层间介质层表面形成一层薄膜(未图示)，然后再形成覆盖所述薄膜的光刻胶层(未图示)，所述光刻胶层具有定义出后续开口的位置的图形，然后以所述光刻胶层为掩膜刻蚀所述薄膜形成第一掩膜层313。发明人发现，此种方法形成第一掩膜层313的工序多、工艺复杂，不利于节约成本。
经过进一步研究，发明人发现，在金属的自对准形成工艺中，用于沉积的材料首先会选择性的沉积在金属层表面，然后沿垂直于金属层表面的方向和平行于金属层表面的方向生长，最终形成的金属自对准层会覆盖金属层、且覆盖金属层两侧的部分非金属层。
更进一步的，发明人发现，可以将金属的自对准形成工艺应用到本发明的实施例中，以形成第一掩膜层313，可以有效简化工艺，节省工艺步骤，节约成本。因此，本发明的实施例中，所述第一掩膜层313的形成工艺为金属的自对准形成工艺。
本发明实施例中，采用金属的自对准形成工艺形成第一掩膜层313的具体步骤包括：提供电解槽，放置所述用于形成第一掩膜层313的半导体器件到电解槽中；在所述电解槽(未图示)中加入PH值为7-10的电解液，所述电解液包括(NH4)2WO4、CoCl2、NaOH、Na2H2PO2；施加电流密度为3mA/cm2到20mA/cm2的电流；所述用于形成第一掩膜层313的材料首先沉积在金属线层311表面；然后沿着垂直于金属线层311表面的方向和平行于金属线层311的方向生长，形成第一掩膜层313。本发明实施例中形成的第一掩膜层313的材料为CoWP。
需要说明的是，在本发明的其他实施例中，所述第一掩膜层313的材料还可以为W或Si。
考虑到所述第一掩膜层313覆盖部分靠近金属线层311的层间介质层305的宽度W影响到暴露的层间介质层305的宽度，进一步会影响到后续形成的开口的顶部的尺寸，所述第一掩膜层313覆盖部分靠近金属线层311的层间介质层305的宽度W不能太大，会影响到后续刻蚀第一绝缘层303，所述第一掩膜层313覆盖部分靠近金属线层311的层间介质层305的宽度W也不能太小，会导致形成的开口顶部的尺寸太大，影响后续第二绝缘层的沉积。因此，在本发明的实施例中，所述第一掩膜层313覆盖部分靠近金属线层311的层间介质层305的宽度W为5-20nm。
发明人发现，所述用于形成第一掩膜层313的材料在垂直于金属线层311表面的方向和平行于金属线层311的方向上的生长速率相同，即形成的第一掩膜层313的厚度与所述第一掩膜层313覆盖部分靠近金属线层311的宽度W相同，在本发明的实施例中，可以通过监测第一掩膜层313的厚度来监测所述第一掩膜层313覆盖部分靠近金属线层311的宽度W。
请考图12，以所述第一掩膜层313为掩膜去除层间介质层305，形成第一子开口315a。
所述第一子开口315a用于后续与第二子开口一起构成开口。所述第一子开口315a的口径小于第二子开口的口径，后续形成第二绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成第二绝缘层，解决了后续第二绝缘层的沉积困难的问题。
在本发明的一个实施例中，所述第一子开口315a的形成工艺为干法刻蚀，所述干法刻蚀采用的气体包括O2；在本发明的另一个实施例中，所述第一子开口315a的形成工艺为湿法刻蚀，所述湿法刻蚀采用的化学试剂包括HF，所述HF的质量分数为0.1％-5％。
由于所述第一掩膜层313覆盖部分层间介质层305，在形成第一子开口315a时，仅去除了中间部分的层间介质层305，而靠近金属线层311的层间介质层305仍然予以保留，因此，后续形成第一子开口315a之后，所述第一子开口315a的侧壁为层间介质层305。
需要说明的是，由于所述第一子开口315a侧壁的层间介质层305与金属线层311的粘附力较强，即使后续去除了所述第一子开口315a侧壁的层间介质层305底部的第一绝缘层303，形成第二子开口315b后，该部分的层间介质层305呈镂空状态，所述镂空的层间介质层305也不会发生坍塌。
请参考图13，去除相邻两个金属线层311之间的第一绝缘层，形成第二子开口315b。
所述第二子开口315b和所述第一子开口315a一起构成开口315，用于后续形成空气间隙。所述第二子开口315b的形成工艺为与形成所述第一子开口315a时的工艺相同，为干法刻蚀工艺或湿法刻蚀工艺，具体请参考形成所述第一子开口315a的工艺。
在本发明的实施例中，相邻两个金属线层311之间的第一绝缘层被全部去除，形成的第二子开口315b的口径较第一子开口315a的口径大，利于后续形成较大的空气间隙，降低了互连结构中的K值，降低了RC效应，提高了半导体集成电路的性能，解决了第二绝缘层的沉积和空气间隙的大小之间的矛盾。
需要说明的是，在本发明的其他实施例中，所述相邻金属线层311之间的第一绝缘层也可以有少部分残留，仍然可以达到本发明实施例的效果。
请参考图14，去除所述第一掩膜层，形成覆盖所述金属线层311和层间介质层305，并横跨所述开口315的第二绝缘层317。
去除所述第一掩膜层，以利于后续形成第二绝缘层317。在本发明的实施例中，去除所述第一掩膜层的工艺为湿法刻蚀。所述湿法刻蚀所采用的化学试剂包括HF或H2O2。
待去除所述第一掩膜层后，形成第二绝缘层317。所述第二绝缘层317用于隔离相邻层间的金属线层311。所述第二绝缘层317的材料为二氧化硅等常见的绝缘材料，在此不再赘述。
所述绝缘层317和开口315之间的区域构成空气间隙(未标示)，以降低互连结构中的K值。在本发明的实施例中，由于形成的开口315顶部的第一子开口315a的口径小而底部的第二子开口315b的口径较大，因此后续形成的空气间隙也是顶部的口径小而底部的口径较大，有效起到了降低互连结构中K值的作用，降低了RC效应，提高了半导体集成电路的性能。
上述步骤完成之后，本发明第一实施例的半导体器件制作完成。本发明第一实施例的形成方法简单，可以形成开口包括第一子开口和第二子开口，形成的第一子开口的口径小于第二子开口的口径，所述第一子开口的两侧具有层间介质层，可以作为后续形成第二绝缘层时的沉积基底，用于形成绝缘层的材料不会掉落在开口内，解决了现有技术中形成横跨大口径的开口的第二绝缘层时遇到的沉积困难的问题，并且由于第二子开口的口径较大，利于后续形成较大的空气间隙，降低了互连结构中的K值，降低了RC效应，提高了半导体集成电路的性能。
并且，本发明的实施例中采用金属自对准工艺形成第一掩膜层，形成工艺简单，简化了工艺步骤，节约了成本。
请继续参考图14，形成的半导体器件包括：
基底300；
位于所述基底300表面、至少两个相互分立的金属线层311；
位于相邻两个金属线层311之间的开口315，所述开口315包括与所述金属线层311表面齐平的第一子开口315a和位于所述第一子开口315a底部的第二子开口315b，所述第一子开口315a的口径小于所述第二子开口315b的口径；
位于所述第一子开口315a两侧、位于所述第二子开口315b顶部的层间介质层305；
覆盖所述金属线层311、层间介质层305，且横跨所述开口315的第二绝缘层317。
其中，所述基底300用于为后续工艺提供工作平台；所述金属线层311用于传递信号，所述金属线层311的材料为导电材料，例如铜、钛、钽、钨等；所述开口315用于后续和第二绝缘层317共同构成空气间隙，降低互连层内的K值，降低RC效应，提高半导体器件的性能，所述开口315顶部的第一子开口315a比第二子开口315b小10-40nm；所述层间介质层305用于作为后续形成第二绝缘层317的沉积基底，方便第二绝缘层317的形成；所述第二绝缘层317用于隔离相邻层间的金属线层311，所述第二绝缘层317的材料为二氧化硅等常见的绝缘材料。
需要说明的是，在本发明第一实施例的半导体器件中，还包括位于所述基底300表面、且位于相邻两个金属线层311之间的刻蚀阻挡层301，用于在形成所述半导体器件的过程中保护基底300不受损坏。
本发明第一实施例形成的半导体器件具有较大的空气间隙，互连结构中的K值低，降低了RC效应，提高了半导体集成电路的性能。
第二实施例
与本发明的第一实施例不同，在本发明的第二实施例中，至少需要形成三个沟槽：第一沟槽、与所述第一沟槽相邻的第二沟槽、及与所述第二沟槽相邻且与所述第一沟槽相间隔的第三沟槽，形成分别位于第一沟槽、第二沟槽和第三沟槽内的第一金属线层、二金属线层和第三金属线层；去除形成位于第一金属线层和第二金属线层之间的第一绝缘层和部分层间介质层形成开口，而保留位于所述第二金属线层和第三金属线层之间的第一绝缘层和层间介质层。
请参考图15，提供基底400，所述基底400表面形成有刻蚀阻挡层401，所述刻蚀阻挡层401表面形成有第一绝缘层403，所述第一绝缘层403表面形成有层间介质层405，所述层间介质层405表面形成有缓冲层(未图示)，所述缓冲层表面形成有第二掩膜层(未图示)。
其中，所述基底400用于为后续工艺提供工作平台；所述刻蚀阻挡层301用于后续保护基底400在形成沟槽时不被损坏，所述刻蚀停止层401的材料为SiN或TiN；所述第一绝缘层403用于为后续形成空气间隙提供平台，所述第一绝缘层403的材料为有机聚合物、SiO2或C；所述层间介质层405用于为后续形成沟槽提供平台，所述层间介质层405的材料为K值小于3.0的低K介质材料，例如包括C、Si、O和H元素的材料或SiN、掺杂氮的碳、SiC、BN等；所述缓冲层用于在后续刻蚀时提供一个缓冲，分散刻蚀第二掩膜层时产生的应力，进一步保护层间介质层405，所述缓冲层的材料为SiO2；所述第二掩膜层用于作为后续形成沟槽时的掩膜，所述第二掩膜层的材料为TiN或SiN。
更多具体的有关上述各层的形成工艺、形成材料等信息请参考本发明的第一实施例。
请继续参考图15，形成至少三个贯穿所述第二掩膜层、缓冲层、层间介质层405、第一绝缘层403和刻蚀阻挡层401厚度的沟槽(未标示)。
本发明第二实施例中，所述沟槽至少为三个，包括第一沟槽(未标示)、与所述第一沟槽相邻的第二沟槽(未标示)、及与所述第二沟槽相邻且与所述第一沟槽相间隔的第三沟槽(未标示)。
所述沟槽的形成工艺为干法刻蚀，或者采用单图形或双重图形的大马士革工艺形成，具体请参考本发明第一实施例中沟槽的形成工艺和方法。
请继续参考图15，向所述沟槽内填充导电材料形成金属线层(未标示)。
本发明的第二实施例中，所述金属线层也至少为三个，包括位于所述第一沟槽内的第一金属线层411a；位于所述第二沟槽内的第二金属线层411b；位于所述第三沟槽内的第三金属线层411c。
所述第一金属线层411a、第二金属线层411b和第三金属线层411c均用于传递信号，所述第一金属线层411a、第二金属线层411b和第三金属线层411c的材料为导电材料，例如铜、钛、钽、钨等。所述金属线层411a、第二金属线层411b和第三金属线层411c的形成工艺请参考本发明第一实施例中金属线层的形成工艺，在此不再赘述。
请参考图16，形成覆盖所述第一金属线层411a、第二金属线层411b和第三金属线层411c的第一掩膜层413，所述第一掩膜层413覆盖部分靠近第一金属线层411a、第二金属线层411b和第三金属线层411c的层间介质层405；形成保护层414，所述保护层414覆盖第二金属线层411b和第三金属线层411c之间的层间介质层405。
所述第一掩膜层413用于续作为掩膜去除所述层间介质层305和第一绝缘层303形成开口；所述第一掩膜层413的材料为刻蚀速率小于层间介质层305和第一绝缘层303的材料，例如CoWP、W或Si；所述第一掩膜层413的形成工艺为金属的自对准工艺，具体形成步骤请参考本发明第一实施例中形成第一掩膜层413时的步骤。
与本发明第一实施例不同，本发明第二实施例中还形成有保护层414，所述保护层414用以保护第二金属线层411b和第三金属线层411c之间的层间介质层405和第一绝缘层403不被去除，所述未被去除的第一绝缘层403在后续可以用于作为剩余的层间介质层405(包括第二金属线层411b和第三金属线层411c之间的层间介质层、以及后续位于开口的第一子开口两侧的层间介质层)的支撑，使剩余的层间介质层405更加牢固，可靠性更高。
考虑到后续所述保护层414会被去除，所述保护层414的材料为光刻胶、SiN或TiN等。
需要说明的是，所述保护层414与所述第一掩膜层413的形成顺序并没有先后要求，可以先形成第一掩膜层413，然后形成保护层414；也可以先形成保护层414，然后再形成第一掩膜层413。
请参考图17，以所述第一掩膜层413和保护层414为掩膜去除第一金属线层411a和第二金属线层411b之间的层间介质层405，形成第一子开口415a。
所述第一子开口415a用于后续与第二子开口一起构成开口，所述第一子开口415a的形成工艺为干法或湿法刻蚀，所述干法刻蚀采用的气体包括O2，湿法刻蚀采用的化学试剂包括质量分数为0.1％-5％的HF。具体请参考本发明第一实施例中形成第一子开口的方法及步骤。
请参考图18，去除第一金属线层411a和第二金属线层411b之间的第一绝缘层，形成第二子开口415b。
所述第二子开口415b和所述第一子开口415a一起构成开口415，用于后续形成空气间隙。所述第二子开口415b的形成工艺为与形成所述第一子开口415a时的工艺相同，为干法刻蚀工艺或湿法刻蚀工艺，具体请参考本发明的第一实施例。
本发明第二实施例中，与第一实施例不同的是，受保护层414的保护，所述第二金属线层411b和第三金属线层411c之间的层间介质层405和第一绝缘层403不被去除，所述未被去除的第一绝缘层403会在后续作为剩余的层间介质层405的支撑。
请参考图19，去除所述第一掩膜层和保护层，形成覆盖所述第一金属线层411a、第二金属线层411b、第三金属线层411c和层间介质层405，并横跨所述开口415的第二绝缘层417。
在本发明的第二实施例中，所述第一掩膜层和保护层在同一工艺步骤中去除，节省了工艺流程。去除所述第一掩膜层和保护层的工艺为湿法刻蚀。所述湿法刻蚀所采用的化学试剂包括HF或H2O2。
待去除所述第一掩膜层和保护层后，形成第二绝缘层417。所述第二绝缘层417用于隔离相邻层间的金属线层。所述第二绝缘层417的材料为二氧化硅等常见的绝缘材料，在此不再赘述。
所述绝缘层417和开口415之间的区域构成空气间隙(未标示)，以降低互连结构中的K值。在本发明的第二实施例中，由于形成的开口415顶部的第一子开口415a的口径小而底部的第二子开口415b的口径较大，因此后续形成的空气间隙也是顶部的口径小而底部的口径较大，有效起到了降低互连结构中K值的作用，降低了RC效应，提高了半导体集成电路的性能。
上述步骤完成之后，本发明第二实施例的半导体器件制作完成。本发明第二实施例中，保留了第二金属线层411b和第三金属线层411c之间的层间介质层405和第一绝缘层403，被保留的所述第一绝缘层403用于作为剩余的层间介质层405(包括第一子开口411a两侧的层间介质层405和所述第二金属线层411b和第三金属线层411c之间的层间介质层405)的支撑，使得剩余的层间介质层405不会坍塌，形成的半导体器件的结构和性能更加稳定。
请继续参考图19，本发明第二实施例的半导体器件包括：
基底400；
位于所述基底400表面、至少三个相互分立的金属线层，包括第一金属线槽411a、与所述第一金属线层411a相邻的第二金属线层411b、以及与所述第二金属线层411b相邻且与所述第一金属线层411a相隔的第三金属线层411c；
位于第一金属线层411a和第二金属线层411b之间的开口415，所述开口415包括所述第一金属线层411a和第二金属线层411b表面齐平的第一子开口415a和位于所述第一子开口415a底部的第二子开口415b，所述第一子开口415a的口径小于所述第二子开口415b的口径；
位于所述第二金属线层411b和第三金属线层411c之间的第一绝缘层403；
层间介质层405，所述层间介质层405部分位于所述第一子开口415a两侧、位于所述第二子开口415b顶部，部分位于所述第二金属线层411b和第三金属线层411c之间的第一绝缘层403表面；
覆盖所述第一金属线层411a、第二金属线层411b、第三金属线层411c和层间介质层405，且横跨所述开口415的第二绝缘层417。
其中，所述基底400用于为后续工艺提供工作平台；所述第一金属线层411a、第二金属线层411b、第三金属线层411c用于传递信号，所述第一金属线层411a、第二金属线层411b、第三金属线层411c的材料为导电材料，例如铜、钛、钽、钨等；所述开口415用于后续和第二绝缘层417共同构成空气间隙，降低互连层内的K值，降低RC效应，提高半导体器件的性能，所述开口415顶部的第一子开口415a比第二子开口415b小10-40nm；所述层间介质层405用于作为后续形成第二绝缘层417的沉积基底，方便第二绝缘层417的形成；所述第二绝缘层417用于隔离相邻层间的金属线层411，所述第二绝缘层417的材料为二氧化硅等常见的绝缘材料。
需要说明的是，在本发明第一实施例的半导体器件中，还包括位于所述基底400表面、且位于相邻两个金属线层之间的刻蚀阻挡层401，用于在形成所述半导体器件的过程中保护基底400不受损坏。
本发明第二实施例中形成的半导体器件，在第一实施例的基础上，还包括位于所述第二金属线层和第三金属线层之间的层间介质层和第一绝缘层，所述第一绝缘层作为剩余的层间介质层的支撑，使得形成的半导体器件的结构和性能更加稳定。
综上，本发明的实施例中，形成有覆盖所述金属线层的第一掩膜层，所述第一掩膜层还覆盖部分靠近金属线层的层间介质层，被覆盖部分靠近金属线层的层间介质层在后续工艺中受到第一掩膜层的保护，不会被去除，后续形成的开口的顶部尺寸较小，后续形成第二绝缘层时，用于形成绝缘层的材料不会掉落在开口内，而是以开口两侧的层间介质层为沉积基底进行沉积形成第二绝缘层，解决了后续第二绝缘层的沉积困难的问题；并且以所述第一掩膜层为掩膜去除了暴露的层间介质层，还去除了第一绝缘层，形成的开口的底部尺寸较大，利于后续形成较大的空气间隙，降低了互连结构中的K值，降低了RC效应，提高了半导体集成电路的性能，解决了第二绝缘层的沉积和空气间隙的大小之间的矛盾。
进一步的，本发明的实施例中，采用金属的自对准形成工艺形成第一掩膜层，所述第一掩膜层的形成工艺简单，无需先形成覆盖金属线层和层间介质层的薄膜，然后在刻蚀形成第一掩膜层，大大节省了工艺。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (17)
1.一种半导体器件形成方法，包括：
提供基底，所述基底表面形成有第一绝缘层，所述第一绝缘层表面形成有层间介质层，以及至少两个贯穿所述层间介质层和第一绝缘层厚度的沟槽；
向所述沟槽内填充导电材料形成金属线层；
其特征在于，还包括：
采用金属的自对准形成工艺形成覆盖所述金属线层的第一掩膜层，所述第一掩膜层覆盖部分靠近金属线层的层间介质层，所述第一掩膜层覆盖部分的层间介质层的宽度为5-20nm；
以所述第一掩膜层为掩膜去除所述层间介质层和第一绝缘层，形成开口，所述开口包括贯穿所述层间介质层厚度的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径小于所述第二子开口的口径，其中，所述第一子开口的口径设置为既不影响对所述第一绝缘层的刻蚀，又阻止了后续进行的沉积工艺中沉积材料进入所述开口；
去除所述第一掩膜层，以沉积工艺形成覆盖所述金属线层和层间介质层，并横跨所述开口的第二绝缘层。
2.如权利要求1所述的半导体器件形成方法，其特征在于，所述采用金属的自对准形成工艺形成第一掩膜层的步骤包括：提供电解槽；在电解槽中加入PH值为7-10的电解液，所述电解液包括(NH4)2WO4、CoCl2、NaOH、Na2H2PO2；施加电流密度为3mA/cm2到20mA/cm2的电流。
3.如权利要求1所述的半导体器件形成方法，其特征在于，当所述沟槽至少为三个，形成的所述金属线层包括第一金属线层、与所述第一金属线层相邻的第二金属线层，与所述第二金属线层相邻且与所述第一金属线层相隔的第三金属线层时，还包括：形成覆盖所述第二金属线层和第三金属线层之间的层间介质层的保护层；以所述第一掩膜层和保护层为掩膜去除第一金属线层和第二金属线层之间的层间介质层和第一绝缘层，形成开口，保留第二金属线层和第三金属线层之间的层间介质层和第一绝缘层，所述保留的第一绝缘层用作剩余的层间介质层的支撑。
4.如权利要求1所述的半导体器件形成方法，其特征在于，所述第一掩膜层的材料为CoWP、W或Si。
5.如权利要求1所述的半导体器件形成方法，其特征在于，所述第一绝缘层的材料为有机聚合物、SiO2或C。
6.如权利要求1所述的半导体器件形成方法，其特征在于，去除所述层间介质层和第一绝缘层的工艺为干法刻蚀。
7.如权利要求6所述的半导体器件形成方法，其特征在于，所述干法刻蚀采用的气体包括O2。
8.如权利要求1所述的半导体器件形成方法，其特征在于，去除所述层间介质层和第一绝缘层的工艺为湿法刻蚀。
9.如权利要求8所述的半导体器件形成方法，其特征在于，所述湿法刻蚀采用的化学试剂包括HF。
10.如权利要求8所述的半导体器件形成方法，其特征在于，所述湿法刻蚀的工艺参数包括：质量分数为0.1％-5％的HF。
11.如权利要求1所述的半导体器件形成方法，其特征在于，去除所述第一掩膜层的工艺为湿法刻蚀。
12.如权利要求11所述的半导体器件形成方法，其特征在于，所述湿法刻蚀所采用的化学试剂包括HF或H2O2。
13.如权利要求1所述的半导体器件形成方法，其特征在于，所述层间介质层的材料为k值小于3.0的低K介质材料。
14.如权利要求13所述的半导体器件形成方法，其特征在于，所述低K介质材料为SiN、掺杂氮的碳、SiC或BN。
15.如权利要求13所述的半导体器件形成方法，其特征在于，所述低K介质材料包括C、Si、O、H元素。
16.一种半导体器件，包括：
基底；
位于所述基底表面、至少两个相互分立的金属线层；
位于相邻两个金属线层之间的开口，所述开口包括与所述金属线层表面齐平的第一子开口和位于所述第一子开口底部的第二子开口，所述第一子开口的口径比所述第二子开口的口径小10-40nm；
位于所述第一子开口两侧、位于所述第二子开口顶部的层间介质层；
覆盖所述金属线层、层间介质层，且横跨所述开口的第二绝缘层。
17.如权利要求16所述的半导体器件，其特征在于，当至少包括三个相互分立的金属线层：第一金属线层、与所述第一金属线层相邻的第二金属线层、以及与第二金属线层相邻且与所述第一金属线层相隔的第三金属线层时，还包括：第一绝缘层，所述第一绝缘层位于所述第二金属线层和第三金属线层之间的基底表面，所述开口位于所述第一金属线层和第二金属线层之间，所述层间介质层还位于第二金属线层和第三金属线层之间的第一绝缘层表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110383462.2A CN103137545B (zh) | 2011-11-25 | 2011-11-25 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110383462.2A CN103137545B (zh) | 2011-11-25 | 2011-11-25 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103137545A CN103137545A (zh) | 2013-06-05 |
| CN103137545B true CN103137545B (zh) | 2015-08-05 |
Family
ID=48497178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110383462.2A Active CN103137545B (zh) | 2011-11-25 | 2011-11-25 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103137545B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9553209B2 (en) * | 2014-11-18 | 2017-01-24 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor device comprising an empty trench structure and semiconductor device manufactured thereby |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1672687A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Microelektronica Centrum ( Imec) | Formation of deep airgap trenches and related applications |
| CN101183678A (zh) * | 2006-11-15 | 2008-05-21 | 三星电子株式会社 | 具有一对鳍的半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071532B2 (en) * | 2003-09-30 | 2006-07-04 | International Business Machines Corporation | Adjustable self-aligned air gap dielectric for low capacitance wiring |
| JP4106048B2 (ja) * | 2004-10-25 | 2008-06-25 | 松下電器産業株式会社 | 半導体装置の製造方法及び半導体装置 |
| KR101564052B1 (ko) * | 2009-05-11 | 2015-10-28 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
-
2011
- 2011-11-25 CN CN201110383462.2A patent/CN103137545B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1672687A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Microelektronica Centrum ( Imec) | Formation of deep airgap trenches and related applications |
| CN101183678A (zh) * | 2006-11-15 | 2008-05-21 | 三星电子株式会社 | 具有一对鳍的半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103137545A (zh) | 2013-06-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |