CN101183678A - 具有一对鳍的半导体器件及其制造方法 - Google Patents
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Abstract
示例性实施例涉及一种半导体器件及其制造方法。根据示例性实施例的半导体器件可以具有减小的读取操作期间的干扰，并且可以具有减小的短沟道效应。该半导体器件可以包括半导体基底，该半导体基底具有体和从所述体突出的一对鳍。在所述一对鳍的内侧壁的上部上可以形成内部间隔绝缘层，从而减小进入所述一对鳍之间的区域的入口。栅电极可以覆盖所述一对鳍的外侧壁的一部分，并且可以延伸越过内部间隔绝缘层，从而在所述一对鳍之间限定空隙。可以在栅电极和所述一对鳍之间设置栅极绝缘层。
Description
技术领域
示例性实施例涉及一种包括鳍式沟道区的非易失性存储器件和制造该非易失性存储器件的方法。
背景技术
随着半导体产品的尺寸进一步减小，半导体产品会需要更大容量的数据处理。因此，增加半导体产品中使用的非易失性存储器件的操作速度和集成密度会是有益的。例如，具有鳍式FET结构的半导体器件可以具有更大的沟道表面，因此可以具有增加的操作速度。同时，可以通过减小鳍式FET结构的鳍的宽度来增加集成密度。
采用绝缘层上覆硅(SOI)基底的鳍式FET可以改进短沟道效应。然而，SOI基底会比较昂贵。另外，即使采用SOI基底，根据绝缘体的介电性质，仍然会存在短沟道效应(例如，漏感应势垒下降(DIBL))。因此，意图采用体半导体(bulk semiconductor)基底来制造具有与SOI基底的特性相似的特性的鳍式FET或者鳍式存储器单元。此外，随着半导体器件的集成密度增加，会减小鳍之间的距离，从而导致读取操作期间的干扰。
发明内容
示例性实施例提供了一种减小了读取操作期间的干扰并且减小了短沟道效应的非易失性存储器件。示例性实施例还提供了一种制造减小了读取操作期间的干扰并且减小了短沟道效应的非易失性存储器件的方法。
根据示例性实施例的半导体器件可以包括：半导体基底，具有体和从所述体突出的一对鳍；内部间隔绝缘层，在所述一对鳍的内侧壁的上部上；栅电极，在半导体基底上，限定所述一对鳍之间空隙；和/或栅极绝缘层，在栅电极和所述一对鳍之间。半导体器件还可以包括所述一对鳍的顶部表面和栅电极之间的上部间隔绝缘层。半导体器件还可以包括栅极绝缘层上的存储节点层和存储节点层与栅电极之间的阻挡绝缘层。空隙还可以通过阻挡绝缘层来限定。
根据示例性实施例的制造半导体器件的方法可以包括以下步骤：蚀刻半导体基底，形成体和从所述体突出的一对鳍；在所述一对鳍的内侧壁的上部上形成内部间隔绝缘层；在所述一对鳍的外侧壁上形成栅极绝缘层；和/或在半导体基底上形成栅电极，从而在所述一对鳍之间限定空隙。形成内部间隔绝缘层的步骤可以包括在所述一对鳍之间的空间中形成掩埋绝缘层；在掩埋绝缘层和所述一对鳍上形成绝缘层；和/或通过对所述绝缘层进行各向异性蚀刻在所述一对鳍上形成内部间隔绝缘层。可以在形成栅极绝缘层之前通过蚀刻去除掩埋绝缘层。
附图说明
参照附图，示例性实施例的特征和优点将变得更加清楚，在附图中：
图1是根据示例性实施例的半导体器件的剖视图；
图2至图10是示出根据示例性实施例的制造半导体器件的方法的剖视图；
图11是根据示例性实施例的另一半导体器件的剖视图；
图12和图13是示出根据示例性实施例的制造半导体器件的另一方法的剖视图；
图14是根据示例性实施例的又一半导体器件的剖视图。
具体实施方式
现在，将参照附图来更加充分地描述示例性实施例。然而，示例性实施例可以以许多不同的形式来实施，而不应理解为限于在此提出的示例。为了示出的目的，可以夸大附图中元件的尺寸。
应该理解，当元件或层被称作“在另一元件或层上”、“连接到另一元件或层”、“结合到另一元件或层”或者“覆盖另一元件或层”时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层、直接结合到所述另一元件或层或直接覆盖所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接在另一元件或层上”、“直接连接到另一元件或层”或“直接结合到另一元件或层”时，不存在中间元件或层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括相关列出项中的一个或多个的任意组合和所有组合。
应该理解，尽管这里可以使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与其它元件、组件、区域、层或部分区分开。因此，在不脱离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被定义为第二元件、组件、区域、层或部分。
为了便于描述，这里可以使用空间相对术语例如，“在...下面”、“下方”、“下面”、“在...上方”、“上面”等来描述图中示出的一个元件或特征与其它元件或特征的关系。应该理解，空间相对术语意图包括除了图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在其它元件或特征下面”或“在其它元件或特征下方”的元件随后将被定位为“在其它元件或特征上方”。因此，示例性术语“在...下面”可以包括上下两个方位。装置可以被另外定位(旋转90度或者其它方位)，将相应地解释这里采用的空间相对描述符。
这里采用的术语仅是出于描述各种实施例的目的，不意图成为示例性实施例的限制。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。还应该理解，当在本说明书中使用术语“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
这里，参照作为示例性实施例的理想实施例(和中间结构)的示意图的剖视图来描述示例性实施例。如此，将预料到由例如制造技术和/或公差引起的图示的形状的变化。因此，示例性实施例不应该被理解为限于这里示出的区域的形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的埋区会导致在埋区和进行注入的表面之间的区域中的一些注入。因此，图中示出的区域在本质上是示意性的，它们的形状不意图示出装置的区域的真实形状，并不意图限制示例性实施例的范围。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例性实施例所属领域的普通技术人员所通常理解的意思相同的意思。还应该理解，除非这里明确定义，否则术语(包括通用字典中定义的术语)应该被理解为具有与它们在相关领域的环境中的意思一致的意思，而不应该被解释为理想的或过度正式的意思。
图1是根据示例性实施例的半导体器件的剖视图。参照图1，半导体器件可以包括半导体基底110、栅极绝缘层165和栅电极170。可以通过控制栅电极170来控制经过半导体基底110的电流的流动。因此，半导体器件可以用作开关器件并且可以被称作晶体管。在下文中，将更详细地描述图1中示出的半导体器件的结构。
半导体基底110可以包括体102和一对鳍105a和105b。例如，鳍105a和105b可以从体102向上突出并且可以彼此分开。半导体基底110可以通过蚀刻体半导体晶片(例如，体硅晶片、体硅-锗晶片或者其它合适的体晶片)来形成。因此，鳍105a和105b可以由与体102的材料相同的材料形成。可选地，鳍105a和105b可以形成为体102上的半导体外延层。
在鳍105a和105b的上部上可以形成内部间隔绝缘层155。例如，内部间隔绝缘层155可以朝彼此延伸，从而减小进入鳍105a和105b之间的区域的入口宽度。然而，内部间隔绝缘层155可以彼此分开，从而不阻塞进入鳍105a和105b之间的区域的入口。在鳍105a和105b之间并且在内部间隔绝缘层155下面的区域可以是空的。因此，可以通过覆盖内部间隔绝缘层155之间的空间(例如，进入鳍105a和105b之间的区域的入口)来限定鳍105a和105b之间的空隙(void)160。内部间隔绝缘层155之间的距离可以足够小，使得进入鳍105a和105b之间的区域的入口可以被更容易地覆盖，这将在后面描述。内部间隔绝缘层155之间的入口也可以使蚀刻用的化学物质在后续的制造工艺期间渗透到该区域中。
栅电极170可以覆盖鳍105a和105b的外侧壁的一部分，并且可以延伸越过内部间隔绝缘层155。因此，空隙160可以限定在鳍105a和105b之间并且在栅电极170下面。鳍105a和105b的外侧壁可以指鳍105a和105b的与形成有内部间隔绝缘层155的面相对的面，鳍105a和105b的内侧壁可以指形成有内部间隔绝缘层155的面。栅电极170可以直接形成在内部间隔绝缘层155上，从而直接阻塞内部间隔绝缘层155之间的空间。因此，可以在鳍105a和105b之间并且在栅电极170和内部间隔绝缘层155下面形成空隙160。
因此，空隙160可以被鳍105a和105b、基底110的体102以及栅电极170完全限定。另外，空隙160可以被充分地包起来，从而气密并防水。空隙160也可以包含大气压之下或者之上的气体(例如，空气、惰性气体)。另一方面，空隙160可以为真空。可选地，空隙160的一侧或多侧可以不被限定从而为开放的，或者可以被部分地限定从而具有开口。
可以在栅电极170和鳍105a、105b的外侧壁之间设置栅极绝缘层165。可选地，栅极绝缘层165可以形成为从鳍105a和105b的外侧壁延伸越过内部间隔绝缘层155。因此，内部间隔绝缘层155之间的空间可以被栅极绝缘层165阻塞，栅电极170可以形成在栅极绝缘层165上方。在内部间隔绝缘层155和栅电极170之间还可以设置附加的绝缘层(未示出)。因此，空隙160可以由绝缘层、栅极绝缘层165和/或栅电极170来限定。
栅电极170可以与体102绝缘。例如，器件分隔层130可以形成为覆盖鳍105a和105b的外侧的下部，并且可以设置在栅电极170和体102之间。栅极绝缘层165可以形成为在器件分隔层130上方覆盖鳍105a和105b的外侧的上部。器件分隔层130可以形成为具有预定的高度，可以根据器件分隔层130的高度来控制鳍105a和105b的上部和下部的高度。
在鳍105a和105b的顶部表面和栅电极170之间可以设置上部间隔绝缘层135。可以提供上部间隔绝缘层135，从而在制造期间控制鳍105a和105b的宽度。在上部间隔绝缘层135和鳍105a、105b的顶部表面之间还可以设置衬垫绝缘层115。衬垫绝缘层115可以减小上部间隔绝缘层135和鳍105a、105b之间的应力。然而，可以省略上部间隔绝缘层135和衬垫绝缘层115中的至少一个，或者可以用其它合适的结构来代替上部间隔绝缘层135和衬垫绝缘层115中的至少一个。
在包围空隙160的鳍105a和105b的内表面上可以形成保护层145。保护层145也可以在鳍105a、105b和内部间隔绝缘层155之间延伸。在保护层145和鳍105a、105b之间可以设置缓冲绝缘层143。然而，可以省略保护层145和缓冲绝缘层143中的至少一个，或者可以用其它合适的结构来代替保护层145和缓冲绝缘层143中的至少一个。
鳍105a和105b可以用作沟道区，并且可以通过栅电极170共同地来控制鳍105a和105b。因此，图1可以描述共享栅电极170的两个晶体管。因此，因为空隙160可以具有比其它绝缘材料(例如，氧化物、氮化物)的介电常数低的介电常数，所以可以通过空隙160来显著地减小鳍105a和105b之间的信号干扰。另外，可以限制形成在鳍105a和105b中的耗尽区(depletionregion，未示出)。鳍105a和105b的宽度越小，可以将耗尽区限制得越好。因为存在空隙160，所以可以沿着鳍105a和105b的宽度方向更好地限制耗尽区，因此，耗尽区会沿着鳍105a和105b的高度方向形成。然而，随着鳍105a和105b的宽度减小，可以减小沿着高度方向形成的耗尽区的影响。
根据示例性实施例的半导体器件可以具有与绝缘层上覆硅(SOI)结构相对的空隙上覆硅(silicon-on-void，SOV)结构。SOV结构可以具有水平结构，鳍105a和105b可以不与体102电浮置(electrically-floated)。SOV结构可以减小由耗尽区扩展引起的短沟道效应。例如，可以减小截止电流和结漏电流，并且可以减小漏感应势垒下降(DIBL)效应。然而，通过对体102提供电压，仍然可以对鳍105a和105b施加体偏置(body-bias)。
图2至图10是示出根据示例性实施例的制造半导体器件的方法的剖视图。参照图2，在半导体基底110中可以形成至少一对第一槽125。例如，可以在半导体基底110的一部分上形成硬掩模层120。可以通过采用硬掩模层120作为蚀刻掩模来蚀刻半导体基底110的暴露部分，从而形成第一槽125。在形成硬掩模层120之前还可以在半导体基底110上形成衬垫绝缘层115。硬掩模层120可以包括氮化物层，从而针对半导体基底110具有蚀刻选择性，衬垫绝缘层115可以包括氧化物层。
参照图3，可以在第一槽125中形成器件分隔层130。器件分隔层130可以形成为充分填充第一槽125，器件分隔层130可以被平坦化，直到硬掩模层120被暴露。因此，器件分隔层130可以填充第一槽125，并且可以从半导体基底110向上突出。器件分隔层130可以包括氧化物层。
参照图4，可以去除硬掩模层120，可以在器件分隔层130的侧壁上和半导体基底110的第一槽125之间的上表面上形成上部间隔绝缘层135。可以控制上部间隔绝缘层135的宽度，从而暴露半导体基底110的一部分。可以通过在半导体基底110的第一槽125之间的上表面上提供绝缘层并且各向异性地蚀刻该绝缘层来形成上部间隔绝缘层135。因此，在上部间隔绝缘层135和半导体基底110之间可以保留衬垫绝缘层115。可选地，当去除硬掩模层120时，也可以去除衬垫绝缘层115。上部间隔绝缘层135可以包括氮化物层，从而针对半导体基底110具有蚀刻选择性。
参照图5，可以通过采用上部间隔绝缘层135作为蚀刻掩模蚀刻半导体基底110的暴露部分来形成第二槽140。因此，可以形成从半导体基底110的体102突出的一对鳍105a和105b。第一槽125和第二槽140可以具有相同的深度，或者可以具有不同的深度。上部间隔绝缘层135可以限定鳍105a和105b的宽度。因此，通过利用上部间隔绝缘层135，比当采用光刻时可以在更大程度上减小鳍105a和105b的宽度。然而，形成鳍105a和105b的方法不限于此。可选地，可以通过利用光刻和蚀刻而不采用上部间隔绝缘层135提供第一槽125和第二槽140来在体102上形成鳍105a和105b。
参照图6，掩埋绝缘层150可以形成为填充鳍105a和105b之间的第二槽140。掩埋绝缘层150可以包括氧化物层，可以选择掩埋绝缘层150的密度，使得掩埋绝缘层150的蚀刻率可以高于器件分隔层130的蚀刻率。在形成掩埋绝缘层150之前可以在第二槽140的内表面上形成缓冲绝缘层143。在形成掩埋绝缘层150之前可以在第二槽140的内表面上和器件分隔层130上形成保护层145。缓冲绝缘层143可以通过氧化鳍105a和105b的表面来形成，保护层145可以利用化学气相沉积(CVD)方法来形成。保护层145可以包括氮化物层，从而针对器件分隔层130和掩埋绝缘层150具有蚀刻选择性，缓冲绝缘层143可以包括氧化物层。
参照图7，可以通过将掩埋绝缘层150蚀刻到预定深度来暴露鳍105a和105b的上部。保护层145可以减小或防止衬垫绝缘层115和器件分隔层130被蚀刻。可选地，可以省略保护层145和衬垫绝缘层115。因此，当蚀刻掩埋绝缘层150时，也会蚀刻器件分隔层130。然而，由于器件分隔层130由密度比掩埋绝缘层150的材料的密度高的材料形成，所以器件分隔层130的蚀刻率会低于掩埋绝缘层150的蚀刻率。
参照图8，在鳍105a和105b的上部上可以形成向着第二槽140的中心延伸的内部间隔绝缘层155(但是彼此分开)。例如，可以在掩埋绝缘层150和鳍105a、105b上形成绝缘层(例如，氮化物层)，可以对该绝缘层进行各向异性蚀刻来形成内部间隔绝缘层155。内部间隔绝缘层155可以减小鳍105a和105b之间的入口宽度。可以通过改变内部间隔绝缘层155的厚度来控制内部间隔绝缘层155之间的空间(例如，进入鳍105a和105b之间的区域的入口)。内部间隔绝缘层155中的每个的厚度可以小于鳍105a和105b之间的距离的一半，使得内部间隔绝缘层155不连接，从而不阻塞进入鳍105a和105b之间的区域的入口。可选地，内部间隔绝缘层155可以形成在内侧壁(例如，鳍105a的内侧壁)上，并且可以向着相对的内侧壁(例如，鳍105b的内侧壁)延伸，从而在内部间隔绝缘层155和相对的内侧壁(例如，鳍105b的内侧壁)之间形成空间。因此，可以通过一个内部间隔绝缘层155(而不是两个)来形成进入鳍105a和105b之间的区域的入口。
参照图9，可以通过穿过内部间隔绝缘层155之间的空间蚀刻掩埋绝缘层150来去除掩埋绝缘层150。因此，在鳍105a和105b之间并且在内部间隔绝缘层155下方可以形成空的区域(例如，空隙160)。可以采用湿蚀刻方法来蚀刻掩埋绝缘层150。因此，内部间隔绝缘层155之间的空间应该有足够的尺寸，从而允许渗透蚀刻用的化学物质。保护层145可以不被蚀刻，从而可以保留在鳍105a和105b的内表面上。在蚀刻掩埋绝缘层150的同时，是也可以将器件分隔层130蚀刻至预定深度，从而暴露鳍105a和105b的上部。可选地，可以在蚀刻掩埋绝缘层150之前或之后蚀刻器件分隔层130。
参照图10，可以在鳍105a和105b的外侧壁的上部上形成栅极绝缘层165。可以通过氧化鳍105a和105b来形成栅极绝缘层165。可以在栅极绝缘层165上形成栅电极170。例如，栅电极170可以包含多晶硅、金属和/或金属硅化物。因此，空隙160可以在栅电极170和内部间隔绝缘层155下方限定在鳍105a和105b之间。可选地，可以采用CVD方法来形成栅极绝缘层165。结果，鳍105a和105b上的栅极绝缘层165可以连接，从而延伸越过内部间隔绝缘层155。
图11是根据示例性实施例的另一半导体器件的剖视图。参照图11，该半导体器件可以包括半导体基底110、栅极绝缘层165、存储节点层175、阻挡绝缘层180和栅电极185。电荷可以存储在存储节点层175中，可以通过控制栅电极185来去除存储的电荷。因此，半导体器件可以用作能够存储数据的非易失性存储器件。例如，根据示例性实施例的半导体器件可以用作闪速存储器件。
图11中的半导体器件与图1中的半导体器件可以具有相似性。因此，将不再针对共同的元件进行重复讨论。例如，半导体基底110、器件分隔层130、上部间隔绝缘层135、内部间隔绝缘层155和保护层145可以如上针对图1所述。另外，栅极绝缘层165可以被称作起到电荷通路作用的隧穿绝缘层，栅极绝缘层165的描述可以与图1中对栅极绝缘层的描述相同，因此将不再重复。另外，因为栅电极185可以将数据存储到存储节点层175或者从存储节点层175擦除数据，所以栅电极185可以被称作控制栅电极。栅电极185的描述可以与图1中的栅电极170的描述相同，因此将不再重复。
存储节点层175可以形成为覆盖栅极绝缘层165。例如，存储电极层175可以延伸为覆盖栅极绝缘层165和内部间隔绝缘层155。因此，覆盖栅极绝缘层165和内部间隔绝缘层155的存储节点层175可以连接为一层。因此，内部间隔绝缘层155之间的空间可以被存储节点层175覆盖。因此，不仅可以通过栅电极185来限定空隙160，而且还可以通过存储节点层175来限定空隙160。
存储节点层175可以包含多晶硅、硅或者金属点(metal dot)、硅或金属的纳米晶体和/或氮化硅。例如，包含多晶硅的存储节点层175可以用作浮置栅极。包含硅或金属点、硅或金属的纳米晶体和/或氮化硅的存储节点层175可以用作电荷捕获层。阻挡绝缘层180可以设置在存储节点层175和栅电极185之间，并且可以延伸越过内部间隔绝缘层155。阻挡绝缘层180可以减小或防止存储节点层175和栅电极185之间的电荷隧穿。
栅电极185可以用作字线(word line)的部分，鳍105a和105b可以用作位线(bit line)的部分。因此，2位数据可以按照单级操作(single leveloperation)模式来处理，存储节点层175可以用作局部电荷捕获层。在处理2位数据的同时，存储在覆盖鳍105a和105b的存储节点层175中的电荷会影响鳍105a和105b的电势。然而，因为鳍105a和105b可以通过空隙160彼此分开，并且因为空隙160可以具有比其它绝缘材料的介电常数低的介电常数，所以可以减小鳍105a和105b的介电耦合。因此，可以减小或防止由于鳍105a和105b之间的介电耦合引起的阈值电压的变化，从而可以减小或抑制读取干扰。另外，根据示例性实施例的半导体器件可以具有上面参照图1所述的SOV结构，该半导体器件的优点可以如参照图1所述。
图12和图13是示出根据示例性实施例的制造半导体器件的另一方法的剖视图。然而，该方法的一部分可以与参照图2至图10的描述相同。因此，将不再重复该方法的共同部分。参照图2至图10，可以执行用于制造半导体器件的操作，直到形成栅极绝缘层165。参照图12，可以形成覆盖栅极绝缘层165的存储节点层175。存储节点层175可以形成为覆盖鳍105a和105b，并且可以延伸越过内部间隔绝缘层155。因此，内部间隔绝缘层155之间的空间可以被存储节点层175覆盖，空隙160可以限定在鳍105a和105b之间。
参照图13，阻挡绝缘层180可以形成为覆盖存储节点层175，并且延伸越过内部间隔绝缘层155。阻挡绝缘层180可以采用CVD方法由氧化物层、氮化物层或者k较高的介电层来形成。栅电极185可以形成为覆盖阻挡绝缘层180。栅电极185可以延伸越过内部间隔绝缘层155，并且可以覆盖鳍105a和105b的外侧壁的上部。因此，空隙160可以限定在栅电极185下方，并且还可以通过阻挡绝缘层180和存储节点层175来限定。栅电极185可以包含多晶硅、金属和金属硅化物中的至少一种。
图14是示出根据示例性实施例的又一半导体器件的剖视图。图14中的半导体器件是图11中的半导体器件的改变的示例。因此，下面将不再针对前面已经提供的共同元件进行重复描述。参照图14，存储节点层175a可以不彼此连接形成一个连续的层(与图11中的存储节点层175不同)。覆盖鳍105a和105b的外侧壁的上部的存储节点层175a可以覆盖内部间隔绝缘层155a的上部，但是可以终止于进入空隙160的入口附近，从而在内部间隔绝缘层155a之间的空间中分开。因此，图14中的内部间隔绝缘层155a之间的距离可以大于图11中的内部间隔绝缘层155之间的距离。可选地，存储节点层175a可以形成为覆盖鳍105a和105b的外侧壁的分隔件。例如，存储节点层175a可以设置为与鳍105a和105b的外侧壁基本平行，以覆盖栅极绝缘层165。
阻挡绝缘层180a可以形成为覆盖存储节点层175a，并且可以延伸越过内部间隔绝缘层155a。因此，可以用阻挡绝缘层180a来填充内部间隔绝缘层155a之间的空间。因此，空隙160可以在阻挡绝缘层180a和内部间隔绝缘层155a下方限定在鳍105a和105b之间。每个存储节点层175a可以用作独立的电荷存储层。因此，可以减小或防止经过存储节点层175a的电荷的运动，并且可以减小或防止在数据读取操作中的误差。
如上所述，参照图2-10和图12-13中示出的方法可以理解根据示例性实施例的制造半导体器件的方法。根据示例性实施例的半导体器件可以具有SOV结构和减小的短沟道效应。例如，可以减小截止电流和结漏电流，可以增加导通电流，并且可以减小DIBL值。然而，通过向半导体器件的体提供电压，仍然可以对鳍施加体偏置电压。因为与具有传统的SOI结构的半导体器件相比，可以减小读取操作期间的干扰，所以该半导体器件也可以具有较高的读取可靠性。
尽管这里已经公开了示例性实施例，但是应该理解，其它变型也是可以的。这样的变型不认为脱离了本公开的示例性实施例的精神和范围，所有这些对本领域技术人员来说显而易见的修改都意图包含在权利要求的范围内。
Claims (25)
1.一种半导体器件，包括：
半导体基底，具有体和从所述体突出的一对鳍；
内部间隔绝缘层，在所述一对鳍的内侧壁的上部上；
栅电极，在半导体基底上，限定所述一对鳍之间的空隙；
栅极绝缘层，在栅电极和所述一对鳍之间。
2.根据权利要求1所述的半导体器件，其中，
栅电极在内部间隔绝缘层上，
空隙在内部间隔绝缘层下方。
3.根据权利要求1所述的半导体器件，还包括：
上部间隔绝缘层，在所述一对鳍的顶部表面和栅电极之间。
4.根据权利要求1所述的半导体器件，还包括：
保护层，在所述一对鳍的内表面上。
5.根据权利要求1所述的半导体器件，还包括：
器件分隔层，在所述一对鳍的外侧壁的下部上并且在栅电极和所述体之间。
6.根据权利要求1所述的半导体器件，还包括：
存储节点层，在栅极绝缘层上；
阻挡绝缘层，在存储节点层和栅电极之间。
7.根据权利要求6所述的半导体器件，其中，
存储节点层在内部间隔绝缘层上，
空隙还通过存储节点层来限定。
8.根据权利要求6所述的半导体器件，还包括：
上部间隔绝缘层，在所述一对鳍的顶部表面和栅电极之间。
9.根据权利要求6所述的半导体器件，还包括：
保护层，在所述一对鳍的内表面上。
10.根据权利要求6所述的半导体器件，其中，存储节点层的一部分终止于空隙附近的内部间隔绝缘层。
11.根据权利要求10所述的半导体器件，其中，
阻挡绝缘层在存储节点层的终止部分上，
空隙还通过阻挡绝缘层来限定。
12.根据权利要求1所述的半导体器件，其中，通过蚀刻体半导体晶片来形成半导体基底。
13.一种制造半导体器件的方法，包括以下步骤：
蚀刻半导体基底，形成体和从所述体突出的一对鳍；
在所述一对鳍的内侧壁的上部上形成内部间隔绝缘层；
在所述一对鳍的外侧壁上形成栅极绝缘层；
在半导体基底上形成栅电极，从而在所述一对鳍之间限定空隙。
14.根据权利要求13所述的方法，其中，栅电极形成在内部间隔绝缘层上。
15.根据权利要求13所述的方法，其中，形成内部间隔绝缘层的步骤包括：
在所述一对鳍之间的空间中形成掩埋绝缘层；
在掩埋绝缘层和所述一对鳍上形成绝缘层；
通过对所述绝缘层进行各向异性蚀刻在所述一对鳍上形成内部间隔绝缘层。
16.根据权利要求15所述的方法，其中，内部间隔绝缘层的厚度小于所述一对鳍之间的距离的一半。
17.根据权利要求15所述的方法，还包括以下步骤：
在形成栅极绝缘层之前通过蚀刻去除掩埋绝缘层。
18.根据权利要求17所述的方法，其中，采用湿蚀刻方法来蚀刻掩埋绝缘层。
19.根据权利要求15所述的方法，其中，形成所述体和所述一对鳍的步骤包括：
在半导体基底中形成一对第一槽；
形成器件分隔层来填充所述一对第一槽，其中，器件分隔层的上表面高于半导体基底的所述一对第一槽之间的上表面；
在器件分隔层的侧壁和在半导体基底的所述一对第一槽之间的上表面上形成上部间隔绝缘层；
采用上部间隔绝缘层作为掩模来蚀刻半导体基底的所述一对第一槽之间的暴露部分，从而形成所述体和从所述体突出的一对鳍。
20.根据权利要求19所述的方法，还包括以下步骤：
在形成掩埋绝缘层之前在所述一对鳍和器件分隔层上形成保护层。
21.根据权利要求19所述的方法，还包括以下步骤：
在形成栅极绝缘层之前同时蚀刻掩埋绝缘层和器件分隔层。
22.根据权利要求13所述的方法，还包括：
在栅极绝缘层上形成存储节点层；
在形成栅电极之前在存储节点层上形成阻挡绝缘层。
23.根据权利要求22所述的方法，其中，
存储节点层在内部间隔绝缘层上；
空隙还通过存储节点层来限定。
24.根据权利要求22所述的方法，其中，存储节点层的一部分终止于空隙附近的内部间隔绝缘层。
25.根据权利要求24所述的方法，其中，
阻挡绝缘层在存储节点层的终止部分上，
空隙还通过阻挡绝缘层来限定。
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| KR100773565B1 (ko) | 2007-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080521 |