CN102420232A - 一种闪存器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种FinFET闪存器件及其形成方法。闪存器件位于绝缘层之上，包括：第一鳍片和第二鳍片，其中所述第二鳍片为所述器件的控制栅；栅介质层，位于所述第一鳍片和第二鳍片的侧壁和顶部；浮栅，位于所述栅介质层上且横跨所述第一鳍片和第二鳍片；源/漏区，位于所述浮栅两侧的所述第一鳍片内。采用本发明，可以实现与FinFET器件的完全兼容，同时能够降低制造成本。

Description

一种闪存器件及其形成方法
技术领域
本发明涉及半导体设计及其制造技术领域，具体来说，涉及一种具有FinFET(鳍式场效应晶体管)结构的闪存器件及其形成方法。
背景技术
随着集成电路规模的不断扩大，器件尺寸的不断缩小，三维器件成为半导体界发展的方向。FinFET器件结构由于其良好的截止性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。
对于目前的半导体技术发展，在闪存器件中也开始引入鳍式结构。闪存器件是一种电写入和擦除数据的器件，其通过在控制栅极(Control Gate)、浮置栅极(Floating Gate)和衬底之间形成介质层而形成串联的两个电容器，即使在器件断电时也能在浮置栅极上保持电荷，以提供存储功能。
然而，目前的鳍式闪存器件工艺还不能与FinFET的逻辑器件工艺兼容。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是提出一种与FinFET器件兼容的FinFET闪存器件及其制造工艺，同时能够降低制造成本。
为达到上述目的，本发明一方面提出一种闪存器件，位于绝缘层之上，包括：第一鳍片和第二鳍片，其中所述第二鳍片为所述器件的控制栅；栅介质层，位于所述第一鳍片和第二鳍片的侧壁和顶部；浮栅，位于所述栅介质层上且横跨所述第一鳍片和第二鳍片；源/漏区，位于所述浮栅两侧的所述第一鳍片内。
本发明另一方面还提出一种闪存器件的形成方法，所述方法包括：提供衬底，所述衬底包括绝缘层和半导体层，所述半导体层位于所述绝缘层上；图案化所述半导体层以形成第一鳍片和第二鳍片；在所述第一鳍片和第二鳍片的侧壁及顶部形成栅介质层；在所述栅介质层上形成横跨所述第一鳍片和所述第二鳍片的浮栅；在所述浮栅两侧的第一鳍片中形成源/漏区。
通过本发明提出的FinFET闪存器件及其形成方法，实现了FinFET闪存器件工艺与FinFET逻辑器件工艺的完全兼容，同时能够降低制造成本。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明的实施例的FinFET闪存器件的结构示意图；
图2至图9是根据本发明的实施例的闪存器件的制造方法中间步骤的器件结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
为了能够更清楚地理解本发明的思想，以下将以具体实施例进行详细介绍：
图1示出的是本发明的FinFET闪存器件结构剖面图。该器件形成于绝缘衬底上，该绝缘体衬底可以包括绝缘层112和半导体层110，绝缘层112位于半导体层110之上。衬底材料实际运用中可以是任何绝缘体上半导体(SOI)衬底，本发明实施例以绝缘体上硅衬底为例，即半导体层110为硅层，绝缘层112为埋氧层(BOX，如SiO2)，BOX上的硅层可以直接形成鳍片，即硅鳍。
该器件包括形成于绝缘衬底上的第一鳍片114和第二鳍片116，其中第一鳍片114为闪存沟道，第二鳍片116为控制栅；第一鳍片114和第二鳍片116侧壁及顶部上的栅介质层118；形成于衬底110上且横跨第一鳍片114和第二鳍片116的浮栅120；形成于第一鳍片114两侧的源/漏区。其中，源/漏区在图1中未示出。
进一步地，该器件还可以包括形成于第一鳍片114与第二鳍片116的硅层上部的保护帽层160。优选地，该器件还可以包括形成于所述浮栅两侧的侧墙122。其中，侧墙122在图1中未示出。
第二鳍片116可以为n型或p型掺杂。在本发明的实施例中，第二鳍片116优选为n型掺杂，例如P或As离子都可以作为掺杂杂质。n型掺杂更有利于控制栅的导电性。
浮栅120可以为多晶硅栅或金属栅。
优选地，其中第一鳍片114和第二鳍片116平行排列于绝缘层上。
以下将结合附图详细介绍如图1所示的闪存器件的形成方法，当然本发明可以采用不同于以下描述的步骤和工艺来形成所述闪存器件，这些均不脱离本发明的保护范围。
步骤301：提供衬底，如图2所示，所述衬底包括绝缘层112和半导体层113，半导体层113位于绝缘层112之上。该衬底可以是常规使用的任何绝缘材料和半导体材料的如上构成，但实际运用中，可以直接采用SOI衬底。在本发明实施例中，优选地，以绝缘体上硅衬底为例，包括底部硅层110、中间埋氧层(BOX，如SiO2)112和顶部硅层113，从而形成如图2所示的Si/SiO2/Si叠层。
步骤302：图案化硅层113以形成第一鳍片114和第二鳍片116，其中第一鳍片114为所述器件的沟道，第二鳍片116为所述器件的控制栅。可选地，还可以在第一鳍片114和第二鳍片116上形成保护帽层160。具体地，首先在硅层113上形成保护层，其中，所述保护层可以包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON等绝缘材料中的任一种或多种的组合，通过常规的淀积工艺形成，如物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)或溅射等工艺形成。然后，对上述结构进行构图(图中未示出)，例如，通过在保护层上旋涂光刻胶、曝光、显影和刻蚀，如反应离子刻蚀(RIE)，使保护层和硅层113图案化为与将要形成的鳍片(Fin)相对应的形状，并且刻蚀停止在BOX层112上，然后去除光刻胶，得到如图3所示的结构，即刻蚀后硅层113形成第一鳍片114和第二鳍片116，刻蚀后所述保护层形成位于所述第一鳍片114和第二鳍片116上的保护帽层160。
步骤303：在第一鳍片114和第二鳍片116的侧壁及顶部形成栅介质层118，如图4所示。在图3所示的器件上沉积栅介质层118。栅介质层118的厚度为2-15nm。栅介质层118可包括氧化硅、氮氧化硅或高k材料，高k材料的例子包括例如铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)其组合和/或者其它适当的材料。栅介质层118可通过热氧化、CVD、ALD等方法形成。上述的工艺方法仅是示例，本发明并不局限于此。
之后，进一步进行刻蚀，具体地，对栅介质层118进行刻蚀，例如可以通过RIE实现，并且停止在BOX层112上。
可选地，对第二鳍片116进行n型或p型掺杂，其中以n型掺杂为优选，更有利于激活控制栅的导电性，本发明实施例即以n型掺杂为例。具体地，对第一鳍片114进行掩模覆盖后，对第二鳍片116进行离子注入，其中的离子注入可以为砷(As)、磷(P)或其组合进行注入，如图4所示。然后，去除第一鳍片114上的掩膜层，形成如图5所示的器件结构。其中所述第二鳍片116为所述器件的控制栅，第一鳍片114为所述器件的沟道。
步骤304：形成于栅介质层118上且横跨第一鳍片114和第二鳍片116的浮栅120。浮栅120可以为多晶硅栅或金属栅，本发明的实施例以多晶硅栅为例。在图5所示的器件上沉积多晶硅层后，对上述器件进行图案化，如光刻结合RIE，以形成如图6所示的浮栅120。在本实施例中，多晶硅层可使用ALD、CVD、高密度等离子体化学气相沉积(HDPCVD)、溅射或其他合适的方法。上述的工艺方法仅仅是作为示例，不局限于此。
之后可选地，如图7所示，对第一鳍片进行晕圈注入和/或源/漏延伸区注入。例如，可以采用p型掺杂剂例如B、BF2或其组合进行倾角离子注入以形成晕圈注入区，采用n型掺杂剂例如As、P或其组合进行倾角离子注入以形成源/漏延伸区。
之后可选地，在浮栅120两侧形成侧墙122，如图8(俯视图)所示。侧墙122可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料，侧墙可以具有多层结构，通过包括ALD、等离子增强化学气相沉积(PECVD)或其他方法沉积合适的电介质材料，并结合刻蚀(例如RIE)以形成侧墙，侧墙厚度可以为20-60nm。
步骤305：在浮栅120两侧的第一鳍片114中形成源/漏区。例如，可以向第一鳍片114中未被浮栅120覆盖的部分进行倾角离子注入，然后退火以激活所掺杂的杂质，以形成源/漏区。对于nMOSFET，可以采用n型掺杂剂例如As、P或其组合掺杂；对于pMOSFET，可以采用p型掺杂剂例如B、BF2、In或其组合掺杂。
接着可选地，采用CMOS常规工艺在第一鳍片114的源/漏区接触部分和第二鳍片116的栅极接触部分分别形成金属硅化物(例如NiSi)，在所述器件表面形成应力层(如氮化物应力层)，在所述金属硅化物上进一步形成金属接触，其中，源/漏区接触124、栅极接触126分别如图9(俯视图)所示，所述应力层图中未示出。
本发明是利用FinFET器件作为闪存器件，其中，以第一鳍片作为闪存沟道，以第二鳍片作为控制栅，以横跨第一鳍片和第二鳍片上的多晶硅层或金属层作为浮栅。通过采取该工艺，实现了FinFET闪存器件工艺与FinFET逻辑器件工艺的完全兼容，同时能够降低制造成本。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (12)

1.一种闪存器件，位于绝缘层之上，包括：
第一鳍片和第二鳍片，其中所述第二鳍片为所述器件的控制栅；
栅介质层，位于所述第一鳍片和第二鳍片的侧壁和顶部；
浮栅，位于所述栅介质层上且横跨所述第一鳍片和第二鳍片；
源/漏区，位于所述浮栅两侧的所述第一鳍片内。
2.根据权利要求1所述的闪存器件，还包括形成于所述浮栅两侧的侧墙。
3.根据权利要求1所述的闪存器件，其中所述第二鳍片为n型或p型掺杂。
4.根据权利要求1所述的闪存器件，其中所述浮栅为多晶硅栅或金属栅。
5.根据权利要求1所述的闪存器件，其中所述第一鳍片和第二鳍片的顶部有保护帽层。
6.根据权利要求1所述的闪存器件，其中所述第一鳍片和第二鳍片平行排列于所述绝缘层上。
7.根据权利要求1-6中任一项所述闪存器件，其中所述绝缘层为绝缘体上半导体中的绝缘层，所述第一鳍片和第二鳍片由绝缘体上半导体的顶层半导体形成。
8.一种闪存器件的形成方法，所述方法包括：
提供衬底，所述衬底包括绝缘层和半导体层，所述半导体层位于所述绝缘层上；
图案化所述半导体层以形成第一鳍片和第二鳍片；
在所述第一鳍片和第二鳍片的侧壁及顶部形成栅介质层；
在所述栅介质层上形成横跨所述第一鳍片和所述第二鳍片的浮栅；
在所述浮栅两侧的第一鳍片中形成源/漏区。
9.根据权利要求8所述的方法，在形成所述浮栅后，还包括在所述浮栅两侧形成侧墙。
10.根据权利要求8所述的方法，其中，在所述第一鳍片和第二鳍片的侧壁及顶部形成栅介质层之前，所述方法进一步包括：
对所述第二鳍片进行n型或p型掺杂。
11.根据权利要求8所述的方法，其中所述图案化所述半导体层以形成第一鳍片和第二鳍片的步骤包括：
在所述半导体层上形成保护层；
对所述半导体层和保护层构图，形成与将要形成的鳍片相对应的图案；
对所述半导体层和保护层进行刻蚀，所述半导体层形成第一鳍片和第二鳍片，所述保护层形成位于所述第一鳍片和第二鳍片上的保护帽层。
12.根据权利要求8-11中任一项所述的方法，其中在所述栅介质层上形成横跨所述第一鳍片和所述第二鳍片的浮栅的步骤之后还包括：
对所述第一鳍片进行倾角离子注入以形成晕圈注入区；和/或
对所述第一鳍片进行倾角离子注入以形成源/漏延伸区。
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