CN102569391A

CN102569391A - Mos晶体管及其制作方法

Info

Publication number: CN102569391A
Application number: CN2010106063167A
Authority: CN
Inventors: 于伟泽; 尹海洲
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2010-12-24
Filing date: 2010-12-24
Publication date: 2012-07-11
Anticipated expiration: 2030-12-24
Also published as: CN102569391B

Abstract

本发明提供一种MOS晶体管及其制作方法，该MOS晶体管包括：半导体衬底；所述半导体衬底上的栅极结构；所述栅极结构两侧的半导体衬底表面内的源区和漏区；所述栅极结构下方的沟道；其特征在于，所述沟道内靠近漏区的一端具有异质区，所述异质区的介电常数大于沟道内其他区域。所述MOS晶体管的沟道漏端具有异质区，异质区为介电常数比沟道其他区域大的半导体材料，由于异质区位于漏端，使得漏端电场相对降低，源端电场相对增强，相对于传统的非对称沟道MOS晶体管进一步增加了源端的载流子迁移率，从而能够提高器件的驱动电流，而且漏端较低的横向电场能够进一步防止漏端击穿现象发生。

Description

MOS晶体管及其制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种MOS晶体管及其制作方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着22nm甚至更小特征尺寸的技术节点发展。为解决MOS晶体管尺寸减小带来的诸多技术问题，业内提出了多种不同的技术路线，其中，具有非对称沟道结构的MOS晶体管有利于增强源端的横向电场并降低漏端侧向电场，近年来逐渐成为研究热点。

图1为具有非对称沟道结构的MOS晶体管的结构示意图，如图所示，沟道10内沿着从源区11到漏区12的方向，掺杂浓度逐渐降低，越靠近漏区12沟道内的杂质浓度越低，从而形成非对称的沟道结构。

M.Hasan等的研究表明(IEEE TED，VOL.56，NO.12，DECEMBER2009)，非对称沟道MOS晶体管中的横向电场分布状态增加了源端的载流子迁移率，因此能够提高器件的驱动电流，而漏端较低的横向电场能够有效的防止漏端击穿现象的发生，如图2所示，曲线1为非对称沟道的MOS晶体管的横向电场分布，曲线2为传统的对称沟道MOS晶体管的横向电场分布，由图可见，相对于传统对称沟道结构的MOS晶体管，非对称沟道结构的MOS晶体管的源端电场提高，漏端电场降低。

然而，从图2中还可以看出，非对称沟道MOS晶体管对沟道源端和漏端的电场改善都有限，需要进一步开发新的结构来改进这种MOS晶体管的性能，以满足高响应速率、高可靠性的要求。

发明内容

本发明解决的问题是提供一种MOS晶体管及其制作方法，能够改善沟道源端和漏端的电场分布，提高器件性能。

为解决上述问题，本发明提供一种MOS晶体管，包括：

半导体衬底；

所述半导体衬底上的栅极结构；

所述栅极结构两侧的半导体衬底表面内的源区和漏区；

所述栅极结构下方的沟道；

所述沟道内靠近漏区的一端具有异质区，所述异质区的介电常数大于沟道内其他区域。

所述异质区的晶格常数大于沟道内其他区域。

所述异质区和沟道之间形成内建电场，以降低载流子迁移的势垒。

所述沟道的材料包括硅，所述异质区的材料包括锗。

所述栅极结构包括：依次位于沟道上方的栅介质层和栅极，以及栅极两侧的侧墙，所述异质区位于与栅极介质层紧邻的沟道表面内。

所述异质区的深度与所述源区和漏区接近。

所述栅极与源区和漏区的LDD区有交叠，所述异质区与漏区的LDD区紧邻或相隔。

相应的，本发明还提供一种MOS晶体管的制作方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上具有伪栅结构，以及所述伪栅结构两侧的半导体衬底表面内的源区和漏区，其中，源区和漏区之间为沟道，所述伪栅结构包括：伪栅、伪栅介质层和伪栅两侧的栅极侧墙；

去除伪栅以在栅极侧墙内形成栅沟槽；

在所述栅沟槽内形成异质区掩膜层；

以所述异质区掩膜层为遮挡，在所述沟道内形成异质区；

去除异质区掩膜层；

在所述栅沟槽内形成栅极介质层和栅极。

所述在栅沟槽内形成异质区掩膜层包括以下步骤：

进行第一倾斜沉积，在靠近所述源区的栅沟槽一侧形成第一掩膜区；

进行第二倾斜沉积，在靠近所述漏区的栅沟槽一侧形成第二掩膜区；

反向刻蚀所述第一掩膜区和第二掩膜区分别形成第一栅沟槽侧墙和第二栅沟槽侧墙，以作为异质区掩膜层；

其中，所述第一掩膜区的沉积厚度大于所述第二掩膜区的沉积厚度。

所述第一掩膜区和第二掩膜区为金属材料，所述第一倾斜沉积和第二倾斜沉积为PVD工艺。

所述第二栅沟槽侧墙遮挡所述漏区的LDD区。

以所述异质区掩膜层为遮挡在所述沟道内形成异质区包括以下步骤：

刻蚀未被异质区掩膜层遮挡的沟道部分，形成异质区沟槽；

在所述异质区沟槽内形成异质区。

在所述异质区沟槽内形成异质区采用外延生长的方式。

去除异质区掩膜层之后还包括：对具有异质区的沟道进行阈值电压调制处理。

与现有技术相比，上述技术方案具有以下优点：

所述MOS晶体管的沟道漏端具有异质区，异质区为介电常数比沟道其他区域大的半导体材料，由于异质区位于漏端，使得漏端电场相对降低，源端电场相对增强，相对于传统的非对称沟道MOS晶体管进一步增加了源端的载流子迁移率，从而能够提高器件的驱动电流，而且漏端较低的横向电场能够进一步防止漏端击穿现象发生。

所述MOS晶体管的制作方法，可以在传统工艺的基础上在沟槽内形成异质区，并且能与后续金属沉积工艺兼容，有利于提高产能降低成本。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为具有非对称沟道结构的MOS晶体管的结构示意图；

图2为非对称沟道的MOS晶体管和传统的对称沟道MOS晶体管的横向电场分布曲线；

图3为实施例一中MOS晶体管的结构示意图；

图4为实施例一中MOS晶体管的能带结构图；

图5为实施例二中MOS晶体管的制作方法的流程图；

图6至图17为实施例二中MOS晶体管的制作方法的示意图；

图18至图19为实施例三中MOS晶体管的制作方法的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

下面的实施例以PMOS晶体管为例，详细说明本发明提供的MOS晶体管。

实施例一

图3为本实施例中PMOS晶体管的结构示意图。如图所示，所述PMOS晶体管，包括：

半导体衬底100；

所述半导体衬底100上的栅极结构101；

所述栅极结构101两侧的半导体衬底100表面内的源区105和漏区106；

所述栅极结构101下方的沟道107；

所述沟道107内靠近漏区106的一端(漏端)具有异质区108，所述异质区108的介电常数大于沟道107内其他区域。

其中，半导体衬底100可以为元素半导体或组成的体材料，例如单晶、多晶或非晶结构的硅或硅锗，也可以为化合物半导体组成的体材料，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。所述半导体衬底100还可以包括掩埋氧化层和SOI层，所述SOI层的材料可以为Si，Ge或III-V族化合物(如SiC、砷化镓、砷化铟、磷化铟等)等材料。

如图3所示，所述栅极结构101包括：依次位于沟道107上方的栅介质层104和栅极102，以及栅极102两侧的侧墙103，所述异质区108位于与栅介质层104紧邻的沟道表面内。

本实施例中，所述栅介质层104优选为高k介质层，所述高k介质层的材料可以是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等。高k介质层104的厚度范围约为1纳米至3纳米。

所述栅极102为金属栅，包括Ti、Al、Cu或其中至少两种的合金，所述金属栅也可以有前述金属或合金的多层结构叠加而成。该栅极采用PVD或CVD工艺淀积制作。所述侧墙103包括氧化硅、氮化硅或它们的叠层。

所述源区105和漏区106具有LDD(轻掺杂漏)区，所述LDD区的掺杂浓度低于源区105和漏区106，LDD区与半导体衬底上方的栅极102有交叠。源区105和漏区106的掺杂类型与沟道107的掺杂类型相反，本实施例中，所述沟道107为N型杂质，源区105和漏区106为P型掺杂，本发明的其他实施例中，源区105和漏区106的掺杂类型与沟道107的掺杂类型也可以相同。

可选的，所述沟道107内沿着从源区105到漏区106的方向，掺杂浓度逐渐降低，越靠近漏区106的沟道内的杂质浓度越低，从而形成非对称的沟道结构。

优选的，所述异质区108的材料包括锗，例如为单晶锗或硅锗合金，所述沟道107的材料包括硅，例如为单晶硅。锗的介电常数为16，硅的介电常数为11.9，根据以下公式(1)：

ε_SiE_Si＝ε_GeE_Ge ......(1)

因为锗的介电常数大于硅的介电常数，于是，与没有异质区108的传统沟道结构相比，沟道107内的电场分布发生改变，源端的横向电场E_Si相对增强，而漏端的横向电场E_Ge相对降低。

类似的，异质区108也可以为其他介电常数比沟道107其他区域大的半导体材料，例如GaAs、AlSb、GaSb、InAs、InSb，根据公式(1)，由于异质区108位于漏端，使得漏端电场相对降低，源端电场相对增强，相对于传统的非对称沟道MOS晶体管进一步增加了源端的载流子迁移率，从而能够提高器件的驱动电流，而且漏端较低的横向电场能够进一步防止漏端击穿现象发生。

本实施例中，所述异质区108采用外延生长形成，在本发明的其他实施例中，所述异质区108还可以由沟道107的漏端掺杂形成，即为掺杂区，例如在硅沟道中掺杂锗，也可以形成介电常数较周围沟道区域大的异质区，同样也可以实现上述改善沟道电场分布的效果。

优选的，所述异质区108的晶格常数大于沟道107内其他区域。例如，所述异质区108的材料为N型单晶锗，所述沟道107的材料为N型单晶硅，硅锗的晶格结构相同，而锗的晶格常数大于硅，这样一来，由于晶格失配的作用，沟道107内将在靠近源区105的一端(源端)形成压应力，对于本实施例的PMOS晶体管来说，有利于增强源端的空穴迁移率，提高器件性能。

优选的，所述异质区108与沟道107之间形成内建电场，以降低载流子迁移的势垒。图4为本实施例中PMOS晶体管的能带结构图，其中，所述异质区108的材料为N型单晶锗，所述沟道107的材料为N型单晶硅，如图4所示，Ge的禁带宽度小于Si的禁带宽度(在室温下分别为0.66eV、1.12eV)，于是Si/Ge结处形成了过渡势垒的能带结构，这样相当于降低了源端到漏端的势垒高度，有利于空穴在沟道内的迁移。

此外，在垂直于半导体衬底的方向上，所述异质区108的深度与所述源区105和漏区106只需大于MOS晶体管在工作时的耗尽层厚度，例如大于100nm)。在平行于半导体衬底的方向上，所述栅极102与源区105和漏区106的LDD区有交叠，所述异质区108与漏区106的LDD区紧邻或相隔，异质区108完全位于栅极102下方的沟道区域内，与栅极侧墙103并不交叠。

需要说明的是，本实施例中的源区105和漏区106可以互换，但相对来说，异质区108始终更靠近漏区106。优选的，所述异质区108与漏区106的距离需要比栅介质层的厚度大，约为10nm。

当前的集成电路制造过程中，22nm及以下技术节点的CMOS工艺的栅制作通常可分为前栅(gate first)工艺和后栅(gate last)工艺。

所谓后栅工艺是指：先淀积栅氧化层，在栅氧化层上形成伪栅，然后形成源区和漏区，再去除伪栅，形成栅沟槽，再采用合适的金属填充栅沟槽以形成金属栅，这样一来，可以使栅电极避开形成源区和漏区时引入的高温，从而减少晶体管的阈值电压Vt漂移，相对于前栅工艺，有利于改善器件的电学性能。

下面结合附图，以后栅工艺为例详细说明上述MOS晶体管的制作方法。

实施例二

图5为本实施例中MOS晶体管的制作方法的流程图，图6至图12为本实施例中MOS晶体管的制作方法的示意图。

如图所示，所述MOS晶体管的制作方法，包括：

步骤S1：参见图6，提供半导体衬底100，所述半导体衬底100上具有伪栅结构101’，以及所述伪栅结构101’两侧的半导体衬底表面内的源区105和漏区106，其中，源区105和漏区106之间为沟道107，所述伪栅结构包括：伪栅102’、伪栅介质层104’和伪栅两侧的栅极侧墙103。

该半导体衬底100上的结构，采用传统的非对称沟道MOS晶体管的制作方法，所述沟道107内沿着从源区105到漏区106的方向，掺杂浓度逐渐降低，越靠近漏区106的沟道内的杂质浓度越低，从而形成非对称的沟道结构。另外，在半导体衬底100表面内可利用浅沟槽工艺(STI)形成浅沟槽隔离区(图中未示出)，用于隔离后续工艺中形成的有源区。

所述伪栅介质层104’至少包括一层栅氧化层。其中，栅氧化层的材料为氧化硅或氮氧化硅，其厚度例如为1nm～5nm。所述伪栅102’的材料包括多晶硅，采用传统的多晶硅栅的刻蚀工艺形成。

参见图7，在具有伪栅结构101’的半导体衬底100表面沉积金属前介质层109，具体可以采用PECVD或HDPCVD等工艺，所述金属前介质层109的材料为氧化硅玻璃或氮化硅，或者本领域技术人员公知的其他材料，例如PSG、BSG、FSG或其他低K介质材料中的一种或几种的组合。

接着，参见图8，利用化学机械研磨(CMP)工艺对半导体衬底表面进行平坦化，包括以下两步平坦化：第一步平坦化工艺停止在硬掩膜层(图中未示出)，也即去除凸起的金属前介质层；第二步平坦化工艺停止在伪栅102’表面，也即去除硬掩膜层，暴露出伪栅102’。

步骤S2：去除伪栅102’以在栅极侧墙内形成栅沟槽110。

具体的，参见图9，采用湿法或等离子刻蚀工艺去除伪栅102’，露出伪栅102’下面的伪栅介质层104’，从而在栅极侧墙103内形成栅沟槽110，用于在后续工艺中填充金属材料以制作金属栅。本步骤的刻蚀工艺中，刻蚀溶液或者刻蚀气体对多晶硅和氮化硅具有较大的刻蚀选择比。

步骤S3：在所述栅沟槽110内形成异质区掩膜层111。

具体的，包括以下步骤：

参照图10，进行第一倾斜沉积，在靠近所述源区105的栅沟槽一侧形成第一掩膜区112a。

所述第一倾斜沉积例如采用金属PVD工艺，沉积束流与半导体衬底100的夹角α约为45度，由于束流方向与栅沟槽110开口形成一定角度，沉积的第一金属膜层112并不能完全填充栅沟槽110，而是覆盖栅沟槽110外的衬底表面以及栅沟槽110靠近源区105的侧壁，覆盖于沟道107源端上方的第一金属膜层即为第一掩膜区112a，栅沟槽110靠近漏区106的侧壁由于束流角度的原因在栅极侧墙103的遮挡下没有金属粒子沉积。

参照图11，进行第二倾斜沉积，在靠近所述漏区106的栅沟槽一侧形成第二掩膜区113a。

所述第二倾斜沉积也采用金属PVD工艺，沉积束流与半导体衬底100的夹角β约为135度，由于束流方向与栅沟槽110开口形成一定角度，沉积的第二金属膜层113并不能完全填充栅沟槽110，而是覆盖栅沟槽110外的衬底表面以及栅沟槽110靠近漏区106的侧壁，覆盖于沟道107漏端上方的第二金属膜层即为第二掩膜区113a。栅沟槽110内第一掩膜区112a侧壁由于束流角度的原因在第二倾斜沉积的过程中没有金属粒子沉积。

其中，所述第一掩膜区112a的沉积厚度T1大于所述第二掩膜区113a的沉积厚度T2。在第一倾斜沉积和第二倾斜沉积的工艺条件基本相同的情况下，通过控制沉积时间即可调整上述沉积厚度T1、T2。

参照图12，反向刻蚀所述第一掩膜区112a和第二掩膜区113a分别形成第一栅沟槽侧墙111a和第二栅沟槽侧墙111b，以作为异质区掩膜层111；

所述反向刻蚀可以采用各向同性等离子体刻蚀工艺，去除栅沟槽110外衬底表面的第一金属膜层112和第二金属膜层113(见图10、11)，并同时修整栅沟槽110内第一掩膜区112a和第二掩膜区113a的形貌，分别得到第一栅沟槽侧墙111a和第二栅沟槽侧墙111b，这样一来，在栅沟槽110内组成异质区掩膜层111，其中开口111c即为后续形成异质区的图案。

上述反向刻蚀工艺的关键在于，控制开口111c的宽度，并使得所述第二栅沟槽侧墙111b遮挡所述漏区106的LDD区，避免后续工艺损伤LDD区。

本实施例中，所述第一掩膜区112a和第二掩膜区113a为金属材料，所述第一倾斜沉积和第二倾斜沉积为PVD工艺。优选的，可以采用与金属栅相同工艺、沉积设备和材料，有利于提高产能。实际上，所述第一掩膜区112a和第二掩膜区113a也可以为其他介质或半导体材料，但必须与栅极侧墙103和伪栅介质层104’采用不同的材料，具有较大的刻蚀选择比。

步骤S4：以所述异质区掩膜层111为遮挡，在所述沟道107内形成异质区108。

具体的，包括以下步骤：

参照图13，刻蚀未被异质区掩膜层111遮挡的伪栅介质层和沟道部分，在沟道的漏端形成异质区沟槽108’。

参照图14，在所述异质区沟槽108’内形成异质区108。优选的，所述异质区108的材料为N型锗，采用外延生长工艺，在异质区沟槽108’表面生长锗，直到将异质区沟槽108’填满。

步骤S5：去除异质区掩膜层111。具体，参见图15，可采用湿法刻蚀工艺清洗去除栅沟槽110内的第一栅沟槽侧墙111a、第二栅沟槽侧墙111b和它们下面的伪栅介质层104’(见图14)，暴露出沟道107表面。

本发明的另一实施例中，去除异质区掩膜层111之后还包括：对具有异质区108的沟道107进行阈值电压调制处理。具体的，可以采用各向同性等离子体轰击沟道107表面，对异质区进行掺杂。步骤S6：在所述栅沟槽110内形成栅极介质层104和栅极102。

具体的，参照图16，在栅沟槽110内淀积栅极介质层104，所述栅介质层104优选为高k介质层，例如HfO2等，可以采用CVD或PVD工艺制作。

接着，参照图17，在包括所述栅沟槽110在内的衬底表面淀积栅金属层(图中未示出)，该栅金属层填充于所述栅沟槽110内并覆盖栅沟槽110外的衬底表面。所述栅金属层采用PVD工艺，例如为常温淀积、加热淀积或离子化PVD等方式，其中，后两者相对于前者可以在一定程度上改善金属层填孔能力。

栅金属层的材料可以为Al，也可以为TiAlx合金。当栅金属层的材料为合金时，PVD工艺(例如磁控溅射法)可采用相应的合金靶材或者采用多金属靶溅射，淀积过程中直接在衬底表面形成合金化的金属层。

然后，对所述栅金属层进行退火，以修正栅沟槽内的填充形貌。

最后，对具有栅金属层的衬底表面进行平坦化工艺，停止在栅介质层104表面，以去除栅沟槽110外的栅金属层，最终形成金属栅极102。

本发明其他实施例中，在沉积栅金属层之前还可以包括沉积扩散阻挡层，对于NMOS器件，该金属扩散阻挡层可以为单层结构，例如为TiAlN，也可以为多层结构，例如为TiN和TiAlN依次叠加的两层结构；对于PMOS器件，该金属扩散阻挡层可以为单层结构，例如为TiN，也可以为多层结构，例如为TaN和TiN依次叠加的两层结构。

以上实施例MOS晶体管的制作方法中形成异质区由两次倾斜的金属膜层沉积工艺，形成异质区的图案，实际上也可以采用其他掩膜工艺形成以异质区的图案。在以下实施例中详细说明。

实施例三

图18至图19为本实施例中MOS晶体管的制作方法的示意图，与实施例二的区别在于，采用传统的光刻胶工艺形成异质区的图案。

如图18所示，在去除伪栅之后的衬底表面形成光刻胶层301，所述光刻胶层301将栅沟槽310内外的表面均覆盖。

如图19所示，利用具有异质区图案的掩模板(MASK)进行对准、曝光，在所述光刻胶层301中形成开口311c，即将异质区图案转移到光刻胶层301内。之后，以光刻胶层301为异质区掩膜层，刻蚀未被异质区掩膜层遮挡的伪栅介质层和沟道部分，在沟道的漏端形成异质区沟槽，而后与实施例二类似，在此不再赘述。

另外，异质区掩膜层也可以为包括光刻胶层在内的叠层结构，例如，衬底表面上依次包括硬掩膜层、抗反射层和光刻胶层。通过光刻、曝光工艺形成具有开口图案的掩膜层。

上述方法可以更准确的定义异质区图案的位置，提高工艺的可靠性，避免损伤漏区，但由于增加了一道光刻程序，相对于实施例二不利于提高产能降低成本。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种MOS晶体管，包括：

半导体衬底；

所述半导体衬底上的栅极结构；

所述栅极结构两侧的半导体衬底表面内的源区和漏区；

所述栅极结构下方的沟道；其特征在于，

2.根据权利要求1所述的MOS晶体管，其特征在于，所述异质区的晶格常数大于沟道内其他区域。

3.根据权利要求2所述的MOS晶体管，其特征在于，所述异质区和沟道之间形成内建电场，以降低载流子迁移的势垒。

4.根据权利要求1所述的MOS晶体管，其特征在于，所述沟道的材料包括硅，所述异质区的材料包括锗。

5.根据权利要求1-4任一项所述的MOS晶体管，其特征在于，所述栅极结构包括：依次位于沟道上方的栅介质层和栅极，以及栅极两侧的侧墙，所述异质区位于与栅极介质层紧邻的沟道表面内。

6.根据权利要求5所述的MOS晶体管，其特征在于，所述异质区的深度与所述源区和漏区接近。

7.根据权利要求5所述的MOS晶体管，其特征在于，所述栅极与源区和漏区的LDD区有交叠，所述异质区与漏区的LDD区紧邻或相隔。

8.一种MOS晶体管的制作方法，其特征在于，包括以下步骤：

去除伪栅以在栅极侧墙内形成栅沟槽；

在所述栅沟槽内形成异质区掩膜层；

以所述异质区掩膜层为遮挡，在所述沟道内形成异质区；

去除异质区掩膜层；

在所述栅沟槽内形成栅极介质层和栅极。

9.根据权利要求8所述的MOS晶体管的制作方法，其特征在于，所述在栅沟槽内形成异质区掩膜层包括以下步骤：

10.根据权利要求9所述的MOS晶体管的制作方法，其特征在于，

11.根据权利要求9所述的MOS晶体管的制作方法，其特征在于，所述第二栅沟槽侧墙遮挡所述漏区的LDD区。

12.根据权利要求8至11任一项所述的MOS晶体管的制作方法，其特征在于，以所述异质区掩膜层为遮挡在所述沟道内形成异质区包括以下步骤：

刻蚀未被异质区掩膜层遮挡的沟道部分，形成异质区沟槽；

在所述异质区沟槽内形成异质区。

13.根据权利要求12所述的MOS晶体管的制作方法，其特征在于，在所述异质区沟槽内形成异质区采用外延生长的方式。

14.根据权利要求8所述的MOS晶体管的制作方法，其特征在于，去除异质区掩膜层之后还包括：对具有异质区的沟道进行阈值电压调制处理。