CN1813354A - 制作包括能带工程超晶格的半导体装置的方法 - Google Patents

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Abstract

一种用于通过形成超晶格而制造半导体装置的方法，该超晶格包括多个堆叠层组。所述方法也可包括形成用于引起载流子在相对堆叠层组平行的方向上输运通过超晶格的区域。超晶格的每个组可包括多个堆叠的基半导体单层，其限定基半导体部分和其上的能带修饰层。能带修饰层可包括至少一个非半导体单层，其限制在邻近基半导体部分的晶格内，以便超晶格在平行方向上载流子可具有比其它情形下高的迁移率。该超晶格也可具有公共能带结构。

Description

制作包括能带工程超晶格的半导体装置的方法
技术领域
本发明涉及半导体领域，且更具体地，涉及具有增强特性的半导体，该增强特性建立在能带工程和相关方法的基础上。
背景技术
已经提出了增强半导体装置性能的结构和技术，如通过增强载流子的迁移率。例如，授予Currie等人的美国专利申请No.2003/0057416揭示了硅，硅-锗，和驰豫硅的应变材料层，也包括无杂质区域，否则杂质将引起性能的恶化。上部硅层中产生的双轴应变改变了载流子的迁移率，从而使得更高的速度和/或更低功率装置成为可能。授予Fitzgerald等人的美国专利公开号2003/0034529揭示了CMOS逆变器，其也基于类似的应变硅技术。
授予Takagi的美国专利6472685B2揭示了一种半导体装置，其包括夹在硅层之间的硅和碳层，因此第二硅层的导带和价带接收拉张应变(tensile strain)。具有较小有效质量并受施加到栅电极上电场诱导的电子被限制在第二硅层内，因此n沟道MOSFET被确认具有较高的迁移率。
授予Ishibashi等人的美国专利4937204揭示了一种超晶格，其中有多个层，小于8个单层，并包含分数(fraction)或二元化合物半导体层，该超晶格是交替并外延生长的。主电流流动方向垂直于超晶格层。
授予Wang等人的美国专利5357119揭示了Si-Ge短周期超晶格，其具有通过减少超晶格中合金散射而实现的较高的迁移率。沿着这些线，授予Candelaria的美国专利5683934揭示了一种增强迁移率的MOSFET，其包括沟道层，该沟道层包括硅和基本以一定百分比出现在硅晶格中的第二种材料的合金，这使得沟道层受到拉张应力。
授予Tsu的美国专利5216262揭示了包括两个阻挡区域和夹在该阻挡区域之间的外延生长的薄半导体层的量子阱结构。每个阻挡区域由交替的Si02/Si层组成，厚度一般在两个到六个单层的范围内。更厚部分的硅被夹在阻挡区域之间。
Tsu发表在2000年9月6日的《应用物理和材料科学和处理》上第391到402页的标题为“硅纳米结构器件中的现象”的论文揭示了硅和氧的半导体-原子超晶格(SAS)。揭示的Si/O超晶格在硅量子阱和光发射装置中有用。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流是垂直的，其垂直于SAS层。所揭示的SAS可包括由吸附物质，如氧原子和CO分子隔开的半导体层。硅在吸附的氧单层上的生长被描述为相当低缺陷密度的外延。一个SAS结构包括在1.1纳米厚的硅部分，该部分约为8个原子层硅，和另一个结构，其具有两倍硅厚度。Luo等人发表在第89卷第7期(2002年8月12日)的《物理评论快报》上的标题为“直接带隙光发射硅的化学设计”进一步讨论了Tsu的光发射SAS结构。
授予Wang，Tsu和Lofgrn的公开的国际申请WO 02/103767 A1揭示了薄硅和氧，碳，氮，磷，锑，砷或氢的阻挡堆积块(barrier buildingblock)，从而减小垂直流过晶格的电流超过4个数量级。绝缘层/阻挡层允许低缺陷外延硅邻近绝缘层沉积。
授予Mears等人的公开的英国专利申请2347520揭示了非周期光子带隙(APBG)结构的原理可适用于电子带隙工程。特别地，该申请揭示了，可剪裁材料参数，例如能带最小值位置，有效质量等，以便产生具有必要的能带结构特征的新非周期材料。也揭示了其它的参数，如电导率，热导率和介电系数或磁导率也是可以设计到材料中。
虽然在材料工程方面做出相当的努力以增加半导体装置中载流子的迁移率，但仍然需要更大的提高。更大的迁移率可增加装置的速度和/或减小装置功率消耗。虽然持续不断地向更小装置尺寸改变，但借助更大的迁移率，装置性能能够被保持。
发明内容
考虑到前述背景，因此本发明的目的是提供用于制作具有，例如更高载流子迁移率半导体装置的方法。
按照本发明的这个目的和其它目的，特征和优点是由这样的方法提供的，该方法包括形成超晶格，该超晶格包括多个堆叠的层组，并形成用于引起载流子在相对堆叠的层组平行的方向上输运通过超晶格的区域。每个超晶格层组可包括多个堆叠的基半导体(basesemiconductor)单层和其上的能带修饰层，该基半导体单层限定基半导体部分。而且，能带修饰层可包括至少一个非半导体单层，其被限制在邻近基半导体部分的晶格内，以便超晶格在平行方向上具有比其它情形更高的载流子迁移率。超晶格中也可以具有公共能带结构。
载流子可包括电子和空穴中的至少一种。在某些优选实施例中，每个基半导体部分可包括硅，而每个能带修饰层可包括氧。每个能带修饰层可以是单一的单层厚度，且每个基半导体部分可小于8个单层厚度，如两个到四个层厚，例如，在某些实施例中。
作为本发明实现的能带工程的结果，超晶格可进一步具有基本直接的(direct)能带间隙。超晶格可进一步包括在最上层组上的基半导体盖帽层(cap layer)。
在某些实施例中，所有基半导体部分可以是相同数量的单层厚度。在其它实施例中，至少某些基半导体部分可以是不同数量的单层厚度。在其它实施例中，所有基半导体部分可以是不同数量单层的厚度。
每个非半导体单层最好通过沉积邻近层而是热稳定的，从而促进制造。每个基半导体部分可包括从下面组中选择的基半导体，该组由IV族半导体，III-V族半导体，和II-VI族半导体组成。此外，每个能带修饰层可包括从由氧，氮，氟，和碳-氧组成的组中选择的非半导体。
对于在平行方向上的载流子，较低电导有效质量导致比其它情形高的载流子迁移率。电导有效质量可小于其它情形中电导有效质量的三分之二。当然，超晶格可进一步包括至少一种类型的电导杂质。
附图说明
图1是按照本发明的半导体装置的示意截面图。
图2是图1中所示的超晶格的极度放大的示意截面图。
图3是图1中所示超晶格的一部分的透视的示意原子图。
图4是可用在图1中装置的超晶格的另一个实施例的极度放大的示意截面图。
图5A是从γ点(G)为现有技术的块状硅和图1-3中所示的4/1Si/O超晶格计算的能带结构图。
图5B是从Z点为现有技术的块状硅和图1-3中所示的4/1 Si/O超晶格计算的能带结构图。
图5C是从γ点和Z点为现有技术的块状硅和图4中所示的5/1/3/1 Si/O超晶格计算的能带结构图。
图6A-6H是按照本发明的另一个半导体装置的部分在制造过程中的示意截面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出了本发明优选实施例。然而，本发明可以许多不同形式实施，并被理解为不局限于这里所述的实施例。这里提供的实施例是为了透彻和完备，并向本领域的技术人员传输本发明的范围。整个说明书中相似的数字表示相似的元件，并且加撇标识号(prime notation)用来指示可替换实施例中相似的元件。
本发明涉及在原子或分子水平上控制半导体材料的特性，以在半导体装置内实现改进的性能。进一步，本发明涉及用在半导体装置的电导路径中使用的改进的材料的识别，创造，和使用。
不想局限于现有技术，本发明申请人发现了，这里所述的某些超晶格减小载流子的有效质量从而导致更高的载流子迁移率。在文献中，有效质量是用不同定义描述的。作为有效质量的促进手段，本申请人分别用“电导倒易有效质量张量”，Me -1和Mh -1表示电子和空穴，它们被定义为：
M e , ij - 1 ( E F , T ) = Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . f ( E ( k , n ) , E F , T ) d 3 k
表示电子，而：
M h , ij - 1 ( E F , T ) = - Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . ( 1 - f ( E ( k , n ) , E F , T ) ) d 3 k
表示空穴，其中f是Fermi-Dirac分布，EF是Fermi能量，T是温度，E(k，n)是在相应于波矢k和第n个能带的状态中的电子的能量，指标i和j指笛卡儿坐标x，y和z，积分是在Brillouin区(B.Z.)上进行的，加和是在电子能量在Fermi能量以上而空穴能量在Fermi能量以下的能带上进行的。
本申请人的电导倒易有效质量张量的定义是这样的，对于电导倒易有效质量张量的相应分量的较大的值，材料电导的张量分量较大。不愿局限于此，本申请人又发现了这里所述的超晶格设定电导倒易有效质量张量的值以便增强材料的电导特性，如通常用于载流子输运的优选的方向。适当的张量元素的倒数被称为电导有效质量。换句话说，表征半导体材料结构，如上所述和计算的在预期的载流子输运方向上的电子/空穴电导有效质量被用来区分改进的材料。
使用上述措施，人们可以选择具有改进的能带结构的材料用于特定的目的。一个这样的例子是用于CMOS装置中沟道区域的超晶格25的材料。首先参考图1说明包括按照本发明的超晶格25的平面MOSFET 20。然而，本领域技术人员将理解这里指出的材料可用在许多不同类型的半导体装置中，如分立的装置和/或集成电路。
所示的MOSFET 20包括衬底21，源极/漏极区域22，23，源极/漏极延伸区域26，27，和由超晶格25提供的其间的沟道区域。源极/漏极硅化物层30，31和源极/漏极触点32，33覆盖在源极/漏极区域上，这可为本领域技术人员理解。由虚线34，35指示的区域是可选的由超晶格最初形成的残余部分(vestigial portions)，此后被重掺杂。在其它实施例中，这些残余超晶格区域34，35可不出现，这可为本领域技术人员所理解。直观地，栅35包括邻近由超晶格25提供的邻近沟道的栅极绝缘层37，栅极绝缘层上的栅电极层36。侧壁间隔器(spacer)40，41也提供于所示MOSFET 20内。
本申请人发现了用于MOSFET 20的沟道区域的改进的材料或结构。更特别地，本申请人发现了具有这样能带结构的材料或结构，对于该能带结构，电子和/或空穴的适当的电导有效质量比硅的相应值要显著地低。
现在还参考图2和3，材料或结构是超晶格25的形式，该超晶格25的结构是在原子和分子水平上控制的，并可用公知的原子或分子层沉积技术形成。超晶格25包括多个层组45a-45n，它们以堆叠的方式排列，参考图2中的示意截面图可得到最好的理解。
超晶格25的层45a-45n的每个组直观地包括多个堆叠的基半导体单层46，其限定各个基半导体部分46a-46n和其上的能带修饰层50。能带修饰层50由图2中点表示以便清楚的解释。
能带修饰层50直观地包括一个非半导体单层，其被限制在邻近基半导体部分的晶格内。在其它实施例中，一个以上的这样的单层也是可能的。不愿局限于此，本申请人发现能带修饰层50和邻近的基半导体部分46a-46n引起超晶格25对于平行层方向上的载流子比其它情形具有较低的适当的电导有效质量。所考虑的其它方式，该平行方向与堆叠方向正交。能带修饰层50也可引起超晶格25具有公共的能带结构。也可以推导出半导体装置，如所示的MOSFET 20由于较低的电导有效质量而比其它情形具有更高的载流子迁移率。在某些实施例中，作为由本发明实现的能带工程的结果，超晶格25可进一步具有基本直接的能带间隙，这对于光电子装置特别有利，例如，如下面进一步详细说明的那样。
如可为本领域技术人员理解的那样，MOSFET 20的源极/漏极区域22，23和栅35可被当作用于引起载流子在相对堆叠的层组45a-45n平行的方向上穿过超晶格的区域。本发明也考虑了其它这样的区域。
超晶格25也直观地包括上部层组45n上的盖帽层52。盖帽层52可包括多个基半导体单层46。盖帽层52可具有2到100个，优选在10到50个单层的基半导体。
每个基半导体部分46a-46n可包括基半导体，该基半导体是从由IV族半导体，III-V族半导体，和II-VI族半导体组成的组中选择的。当然，术语IV族半导体也包括IV-IV族半导体，这可为本领域技术人员理解。
每个能带修饰层50可包括例如，从由氧，氮，氟，和碳-氧组成的组中选择的非半导体。非半导体也有必要通过沉积邻近层而是热稳定的，从而促进制造。在其它实施例中，非半导体可以是无机或有机元素或与给定半导体工艺兼容的化合物，这可为本领域技术人员所理解。
应该指出，术语单层意味着包括单个原子层并也包括单个分子层。也应该指出，由单个单层提供的能带修饰层50也意味着包括单层，其中不是所有可能的点都被占据。例如，特别参考图3中的原子图，其中示出了对于作为基半导体材料的硅和作为能带修饰材料的氧的4/1重复结构。对于氧仅一半可能的点被占据。在其它实施例和/或不同材料，这一半的占有率不是必须的，这可为本领域的技术人员理解。实际上，可以看到即使在该示意图中，给定单层中各个氧原子不是精确地沿平面对齐的，这可为原子沉积领域的技术人员所理解。
当前，硅和氧被广泛地用在传统半导体加工中，因此，制造者将易于使用这些材料，如这里所述的那样。原子或单层沉积也被广泛地使用。因此，按照本发明引入超晶格25的半导体装置可易于被采用和实施，这可为本领域技术人员所理解。
不想局限于现有技术，本申请人发现，对于超晶格，如Si/O超晶格，例如硅单层的数目最好是7或更小，以便超晶格的能带始终是普通或相对一致从而实现所需的优点。图2和3中所示的4/1重复结构，对于Si/O已经模型化以指示在X方向上电子和空穴增强的迁移率。例如，对于电子(对于块状硅各向同性)计算的电导有效质量是0.26，而对于4/1 SiO超晶格在X方向上是0.12，从而导致比率为0.46。类似地，对于块状硅，空穴的电导有效质量的计算值为0.36，而对于4/1 SiO超晶格为0.16，从而导致0.44的比率。
虽然这样方向性优先特征在某些半导体装置中是必要的，其它装置可在任何平行于层组的方向上得益于迁移率更一致的增加。对于电子或空穴，或仅一种类型的载流子也得益于增加的迁移率，这可为本领域的技术人员所理解。
对于超晶格25的4/1 Si/O的实施例，较低的电导有效质量比其它情形中的电导有效质量的三分之二还小，且这适用于电子和空穴。当然，超晶格25可进一步包括至少一种类型的电导杂质，这可为本领域技术人员所理解。
实际上，参考图4描述按照本发明具有不同特性的超晶格25’的另一个实施例。在该实施例中，示出了重复形式3/1/5/1。更特别地，最低的基半导体部分46a’具有三个单层，第二个最低的基半导体部分46b’具有五个单层。该形式在整个超晶格25’中重复。能带修饰层50’每个都可包括单个单层。对于包括Si/O的单个超晶格25’，载流子迁移率的增强与在平面层中的取向无关。图4中的其它没有特别指出的元件类似于上面参考图2所讨论的，且无须进一步讨论。
在某些装置实施例中，超晶格的所有基半导体部分可以是相同数量的单层厚度。在其它实施例中，至少某些基半导体部分可以是不同数量的单层厚度。在其它实施例中，所有基半导体部分可以是不同数目的单层厚度。
在图5A-5C中，示出了用密度函数理论(DFT)计算的能带结构。本领域公知，DFT低估了带隙的绝对值。因此，所有带隙以上的能带可通过适当的“剪刀校正(scissors correction)”迁移。然而，公知能带的形状更可靠。垂直的能量轴应以此解释。
图5A示出从γ点(G)为块状硅(由连续线表示)和4/1 Si/O超晶格25(由点线表示)计算的能带结构，如图1-3所示。方向指示4/1 Si/O结构的单位晶胞而非传统Si的单位晶胞，虽然图中(001)方向不相应于Si的传统单位晶胞的方向(001)，且因此示出期望的硅导带最小值位置。图中的(100)和(010)方向对应于常规Si单位晶胞的(110)和(-110方向)。本领域技术人员将理解，对于4/1 Si/O结构，图上硅的能带被褶皱以在适当的倒易晶格方向上表示它们。
可以看到，对于4/1 Si/O结构，和块状硅(Si)相比，导带最小值位于γ点，然而，价带最小值出现在(001)方向上的Brillouin区的边缘，其被称为Z点。人们也注意到，和Si的导带最小值曲率相比，对于4/1 Si/O结构的导带最小值曲率更大，这是由于能带因为额外的氧层引入的扰动导致的分裂造成的。
图5B示出从Z点为块状硅(连续线)和为4/1 Si/O超晶格25(点线)计算的能带结构。该图示出在(100)方向上增加的价带曲率。
图5C示出从γ点和Z点为块状硅(连续线)和图4中超晶格25’的5/1/3/1 SiO结构(点线)计算的能带结构。由于5/1/3/1 SiO结构的对称性，在(100)和(010)方向上计算的能带结构是等价的。因此，电导有效质量和迁移率预期在平行于层的平面，即垂直于(001)堆叠方向上是各向同性的。注意，在5/1/3/1 SiO例子中，导带最小值和价带最大值都在或靠近Z点。虽然增加的曲率表示减小的有效质量，适当的比较和区分可通过电导倒易有效质量张量计算得出。这导致本申请人进一步推导出5/1/3/1超晶格25’应基本是直接能带。如本领域技术人员可理解的那样，对于光学跃迁，适当的矩阵元素是直接和间接带隙行为之间不同的另一个指示器。
现参考图6A-6H，讨论提供了在用于制造PMOS和NMOS晶体管的简化CMOS制造工艺中，由上述超晶格25提供的沟道区域的形成。示例工艺从轻掺杂P型或N型单晶硅的8英寸晶片开始，晶片取向402为<100>。在该例子中，将示出两个晶体管，一个NMOS和一个PMOS的形成。在图6A中，深N阱404是注入在衬底402中以便绝缘。在图6B中，N阱和P阱区域406，408分别用SiO2/Si3N4掩膜形成，该掩膜是用公知的技术制备的。这可能致使，例如n阱和p阱注入，剥离，推进(drive in)，清洗，和再生长步骤。剥离步骤指除去掩膜(在该情形中是光刻胶和氮化硅)。推进步骤用来将杂质定位在适当深度，假定注入是较低的能量(即80kev)而非较高的能量(200-300kev)。典型的推进条件为1100℃-1150℃约9-10小时。推进步骤也退火消除注入损伤。如果注入有足够的能量以将离子注入到正确的深度，然后是较低温度和较短时间的退火步骤。清洗步骤在氧化步骤之前以避免有机物和金属等污染炉子。也可采用其它实现这一点的公知方法或工艺。
在图6C-6H中，NMOS装置将在一侧200示出，而PMOS装置将在其它侧400中示出。图6C描绘浅沟槽隔离，其中晶片被成图案，沟槽410被刻蚀(0.3-0.8微米)，生长薄氧化层，沟道被填充以Si02，然后表面被平面化。图6D描绘作为沟道区域412，414的本发明超晶格的界定和沉积。形成有SiO2掩膜(未示出)，本发明的超晶格是用原子层沉积方法沉积的，还形成有外延硅盖帽层，且其表面被平面化以实现图6D的结构。
外延硅盖帽层可具有优选厚度以防止超晶格在栅极氧化生长，或任何其它后续的氧化过程中消耗，同时减小或最小化硅盖帽层的厚度以减小具有超晶格的平行导电路径。按照对于给定的氧化生长，约消耗45％的下层硅的公知关系，硅盖帽层可大于45％的已生长的栅极氧化物厚度加一定的小增量以适应本领域公知的制造公差。对于本例子，假定生长25的栅极，人们可用约13-15的硅覆盖厚度。
图6E描绘栅极氧化层和栅极形成后的装置。为了形成这些层，要沉积薄栅极氧化物，并要执行多晶硅沉积，成图案，刻蚀步骤。多晶硅沉积指在氧化物上低压化学气相沉积(LPCVD)硅(因此形成多晶硅材料)。该步骤包括掺杂P+或As-以使其导电且层约250nm厚。
该步骤决定于精确的工艺，因此250nm厚仅是例子。成图案步骤由旋涂光刻胶，烘烤，曝光(光刻步骤)，和显影光刻胶组成。通常，图案被转移到另一个层(氧化物或氮化物)，其在刻蚀步骤中用作刻蚀掩膜。刻蚀步骤通常是等离子体刻蚀(各向异性，干刻蚀)，等离子体刻蚀是材料选择性的(如刻蚀硅比刻蚀氧化物快10倍)，并将光刻图案转移到感兴趣的材料。
图6F中，形成低掺杂的源极和漏极区域420，422。这些区域是用n型和p型LDD注入，退火，和清洗形成的。“LDD”指n型低掺杂漏极，或在源极侧，p型低掺杂源极。这是与源极/漏极相同类型离子的低能量/低剂量注入。退火步骤可在LDD注入后进行，但取决于特定工艺，也可以省略。清洗步骤是化学刻蚀以在沉积氧化层前除去金属和有机物质。
图6G示出间隔器的形成和源极及漏极的离子注入。Si02掩膜被沉积和刻蚀。N型和P型离子注入被用来形成源极和漏极区域430，432，434和436。然后该结构被退火和清洗。图6H描绘自对准硅化物的形成，也就是公知的硅化(salicidation)。硅化工艺包括金属沉积(如Ti)，氮气退火，金属刻蚀，和第二次退火。当然，这仅是一个可使用本发明工艺和装置的例子，且本领域技术人员可理解其可用在许多基本上其它工艺和装置中。在其它工艺和装置中，本发明的结构可在部分或整个晶片上形成。
按照本发明另一个制造工艺，不使用选择性沉积。而是，也可以形成覆层(blanket layer)并且掩膜层可以用来除去装置之间的材料，如用STI区域作为刻蚀阻挡层。这可在成图案的氧化物/Si晶片上使用受控沉积。在某些实施例中，不必使用原子层沉积工具。例如，单层可用CVD工具沉积，且工艺条件和单层控制相容，这可为本领域技术人员所理解。虽然上面讨论了平面化，在某些工艺实施例中可不需要平面化。超晶格结构也可在STI区域形成之前形成从而消除掩膜步骤。而且，在其它变化中，超晶格结构，例如可在阱形成之前形成。
考虑不同条件，按照本发明的方法也包括形成超晶格25，其包括多个堆叠的层组45a-45n。该方法也可包括形成用于引起载流子在相对堆叠的层组平行的方向上输运通过超晶格的区域。超晶格的每个层组可包括多个堆叠的基半导体单层，其限定基半导体部分和其上的能带修饰层。如上所述，能带修饰层可包括至少一个非半导体单层，其限制在邻近基半导体部分的晶格内，以便超晶格具有普通能带结构，并具有比其它情形高的载流子迁移率。
此外，受益于前面的说明和相关附图教导的本领域技术人员将想到本发明许多变化和其它实施例。因此，可以理解本发明不局限于所揭示的特定实施例，且修改和其它实施例包括在所附权利要求限定的范围内。

Claims (21)

1.一种用于制造半导体装置的方法，其包括：
形成超晶格，其包括多个堆叠的层组；和
形成用于引起载流子在相对所述堆叠层组平行的方向上输运通过所述超晶格的区域；
所述超晶格的每个层组包括多个堆叠的基半导体单层，其限定基半导体部分和其上的能带修饰层；
所述能带修饰层包括至少一个非半导体单层，其被限制在邻近基半导体部分的晶格内，以便所述超晶格在平行方向上具有比其它情形更高的载流子迁移率。
2.如权利要求1所述的方法，其中所述超晶格也具有公共能带结构。
3.如权利要求1所述的方法，其中具有更高迁移率的所述载流子包括至少电子和空穴中的一种。
4.如权利要求1所述的方法，其中每个基半导体部分包括硅。
5.如权利要求1所述的方法，其中每个能带修饰层包括氧。
6.如权利要求1所述的方法，其中每个能带修饰层为单个单层厚度。
7.如权利要求1所述的方法，其中每个基半导体部分小于8个单层厚度。
8.如权利要求1所述的方法，其中每个基半导体部分为两个到六个单层厚度。
9.如权利要求1所述的方法，其中所述超晶格进一步具有基本直接的能带间隙。
10.如权利要求1所述的方法，其中所述超晶格进一步包括在最上层组上的基半导体盖帽层。
11.如权利要求1所述的方法，其中所有所述基半导体部分具有相同数目的单层厚度。
12.如权利要求1所述的方法，其中至少某些基半导体部分具有不同数目的单层厚度。
13.如权利要求1所述的方法，其中所有所述基半导体部分具有不同数目的单层厚度。
14.如权利要求1所述的方法，其中每个非半导体单层通过沉积邻近层而是热稳定的。
15.如权利要求1所述的方法，其中每个基半导体部分包括基半导体，该基半导体是从由IV族半导体，III-V族半导体，和II-VI族半导体组成的组中选择的。
16.如权利要求1所述的方法，其中每个能带修饰层包括非半导体，该非半导体是从由氧，氮，氟，和碳-氧组成的组中选择。
17.如权利要求1所述的方法，其中形成所述超晶格包括在衬底上形成所述超晶格。
18.如权利要求1所述的方法，其中所述更高载流子迁移率源自在平行方向上载流子比其它情形更低的电导有效质量。
19.如权利要求18所述的方法，其中所述更低电导有效质量小于其它情形下电导有效质量的三分之二。
20.如权利要求1所述的方法，其进一步包括用至少一种导电杂质掺杂所述超晶格。
21.如权利要求1所述的方法，其中所述超晶格限定用于半导体装置的沟道，并且其中形成所述区域包括：
形成横向邻近所述超晶格沟道的源极和漏极区域；和
在所述超晶格沟道上形成栅极。
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