CN102651369A - 非易失性半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性半导体存储装置及其制造方法。根据一个实施例,一种非易失性半导体存储装置包括:包含硅的衬底、多个存储单元和绝缘膜。所述衬底包括硅。所述多个存储单元设置在所述衬底上,其间具有间隔。所述绝缘膜设置在所述存储单元的侧壁上。所述绝缘膜包括在所述存储单元之间的空隙部分之上朝所述存储单元中的相邻的一个存储单元突出的突出部。
Description
相关申请的交叉引用
本申请基于2011年2月25日提交的在先日本专利申请No.2011-039282并要求享有其优先权权益;通过引用将其全部内容并入本文。
技术领域
本文描述的实施例一般地涉及非易失性半导体存储装置及其制造方法。
背景技术
设置在诸如NAND闪速存储器等非易失性半导体存储装置中的存储单元具有其中浮置栅极和控制栅极经由栅间(intergate)绝缘膜而堆叠的叠栅结构。
此时,随着小型化的发展,减少了相邻浮置栅极之间的尺寸。在该部分中出现的寄生电容对非易失性半导体存储装置的工作特性具有不可忽略的影响。
在该背景下,已经提出了一种非易失性半导体存储装置,其中在相邻存储单元之间设置空隙部分以便减小在存储单元之间出现的寄生电容。
然而,在控制栅极上形成绝缘膜的步骤中,无法抑制绝缘体透入空隙部分中。
这导致增加了存储单元之间出现的寄生电容,并且可能妨碍非易失性半导体存储装置的工作特性的提高。
另外,在存储单元形状和存储单元之间尺寸的变化以及用于形成绝缘膜的过程中的变化的影响下,改变了绝缘体透入空隙部分中的量。因此,由存储单元之间的空隙部分占据的比例发生变化。这可能导致非易失性半导体存储装置的工作特性不稳定。
附图说明
图1是示出根据第一实施例的非易失性半导体存储装置的示意性局部截面图。
图2A至3D是示出用于制造根据第二实施例的非易失性半导体存储装置的方法的示意性过程截面图。
发明内容
通常,根据一个实施例,一种非易失性半导体存储装置包括:包含硅的衬底、多个存储单元和绝缘膜。所述衬底包括硅。所述多个存储单元设置在所述衬底上,其间具有间隔。所述绝缘膜设置在所述存储单元的侧壁上。所述绝缘膜包括在所述存储单元之间的空隙部分之上朝所述存储单元中的相邻的一个存储单元突出的突出部。
具体实施方式
现在将参考附图说明实施例。在附图中,相似的部件由同样的附图标记标注,并且适当地省略其详细说明。
【第一实施例】
图1是示出根据第一实施例的非易失性半导体存储装置的示意性局部截面图。
在此,图1主要示出存储单元6的一部分,并且省略设置在非易失性半导体存储装置1中的公知的字线、位线、触点、装置隔离绝缘膜、外围电路部分,等等。
另外,图1示出在位线方向(沟道长度方向)上的横截面。
如在图1中所示,多个存储单元6设置在衬底7上,其间具有间隔。存储单元6包括以该顺序堆叠的隧道绝缘膜2、浮置栅极3、栅间绝缘膜4和控制栅极5。存储单元6形成在包含硅的衬底7的上部分中。存储单元6设置在围绕有装置隔离绝缘膜(未示出)的有源区(装置形成区域,或有源区域)7a上。在此,通过将诸如氧化硅等绝缘体嵌入形成在衬底7中的沟槽中来形成装置隔离绝缘膜(未示出)。
隧道绝缘膜2设置在衬底7上。在该情况下,隧道绝缘膜2设置在有源区7a上。隧道绝缘膜2可以是例如具有大约3-15nm厚度的氧化硅膜或氮氧化硅膜。
浮置栅极3设置在隧道绝缘膜2上。浮置栅极3可以例如是具有大约10-500nm厚度的多晶硅膜。在该情况下,为了提供导电性,浮置栅极3可以掺杂以例如浓度大约为1018-1021原子/cm3的磷或砷。
栅间绝缘膜4设置在浮置栅极3上。栅间绝缘膜4可以例如是具有大约5-30nm的厚度的绝缘膜。在该情况下,栅间绝缘膜4可以例如是氧化硅膜或氮氧化硅膜。可替代地,栅间绝缘膜4可以例如是氧化硅膜/氮化硅膜/氧化硅膜的堆叠膜(ONO膜)。
控制栅极5设置在栅间绝缘膜4上。控制栅极5可以例如是具有大约10-500nm的厚度的多晶硅膜。在该情况下,为了提供导电性,控制栅极5可以掺杂以例如浓度大约为1018-1021原子/cm3的磷、砷或硼。
可替代地,例如W、Ni、Mo、Ti或Co的金属膜可以在所形成的多晶硅膜上形成并且随后通过热处理转变为硅化物膜。因此,可以将控制栅极5配置为具有堆叠结构,其中堆叠硅化物膜和多晶硅膜。
可替代地,可以将控制栅极5配置为具有堆叠结构,其中堆叠金属膜和多晶硅膜。可替代地,可以将控制栅极5配置为具有堆叠结构,其中堆叠金属膜、硅化物膜和多晶硅膜。
在隧道绝缘膜2的两侧,设置由例如n型扩散层制成的源极/漏极区域8。源极/漏极区域8由相邻的存储单元共用。在源极/漏极区域8之间的隧道绝缘膜2之下的区域构成沟道区域。
绝缘膜10设置在存储单元6上。
绝缘膜10设置为主要覆盖控制栅极5的上表面。绝缘膜10可以例如是氧化硅膜或氮氧化硅膜。
绝缘部分11设置在相邻的存储单元6之间。
绝缘部分11包括绝缘膜12和空隙部分(气隙)13。
绝缘膜12形成为覆盖存储单元6的侧壁和存储单元6之间的衬底7的表面。绝缘膜12设置为保护存储单元6以便提高可靠性。绝缘膜12可以例如是氧化硅膜或氮氧化硅膜。在该情况下,绝缘膜12可以由与绝缘膜10相同的材料,或与绝缘膜10不同的材料制成。在绝缘膜12中,至少将浮置栅极3的侧壁上形成的部分的厚度制备得几乎恒定,以便至少在相邻的浮置栅极3之间形成空隙部分13。
空隙部分13是未填充诸如绝缘膜等的区域。本文中,空隙部分13可以包括诸如空气等气体,或可以是真空(具有低于大气压的气压的空间)。
由此设置的空隙部分13可以减小在相邻浮置栅极3之间出现的寄生电容。因而可以增大施加到隧道绝缘膜2的电压。因此,可以使数据的写入速度更快。
空隙部分13仅需要设置在至少面对浮置栅极3的位置处。然而,也可以在面对隧道绝缘膜2、栅间绝缘膜4和控制栅极5的位置处提供空隙部分13。
在此,当绝缘膜10形成在控制栅极5上时,如果绝缘体也透入空隙部分13中,则可能不能使寄生电容减小。
此外,透入空隙部分13中的绝缘体的量在存储单元6的形状和存储单元6之间的尺寸的变化,以及用于形成绝缘膜10的过程中的变化的影响下发生变化。因此,存储单元6之间的空隙部分13所占据的比例发生变化。这可能导致非易失性半导体存储装置1的工作特性不稳定。
因此,在非易失性半导体存储单元1中,绝缘膜12被配置为包括突出部12a,突出部12a在存储单元6之间形成的空隙部分13上朝相邻存储单元6突出。
即,绝缘膜12设有突出部12a以便使形成在空隙部分13上的间隙变窄。
当在控制栅极5上形成绝缘膜10时,由此设置在绝缘膜12中的突出部12a可以抑制绝缘体透入空隙部分13中。
在图1示出的示例中,突出部12a设置在控制栅极5的下表面上。
然而,考虑到减少在相邻浮置栅极3之间出现的寄生电容,突出部12a仅需要设置在浮置栅极3的上表面上。
在图1示出的示例中,突出部12a设置为在相邻存储单元6的侧壁上形成的绝缘膜12中相互面对。
在该情况下,可以使突出部12a之间的尺寸L2等于或小于存储单元6之间的尺寸L1的一半。
这可以抑制可能由于绝缘体透入空隙部分13中而发生的对工作特性的影响。本文中,尺寸L2可以设置为相邻突出部12a之间的最小尺寸。
然而,突出部12a仅需要设置在相邻存储单元6之间的至少一个绝缘膜12中。
即,通过设置突出部12a,可以使空隙部分13上形成的间隙的尺寸(例如,前述的尺寸L2对应于该尺寸的示例)等于或小于存储单元6之间的尺寸L1的一半。
在前述内容中,作为示例,分别说明绝缘膜10和绝缘部分11。然而,可以一体地设置绝缘膜10和绝缘部分11。
在前述内容中,作为示例,突出部12a设置在绝缘膜12中。然而,也可以在绝缘膜10中设置突出部。
即,仅需在存储单元6之间形成的空隙部分13上,存储单元6的侧壁上形成的绝缘膜(绝缘膜12和绝缘膜10中的至少一个绝缘膜)设有朝相邻存储单元6突出的突出部。
根据该实施例,绝缘膜设有突出部。因此,可以使空隙部分13的形状和尺寸稳定。这可以减小寄生电容,并且因此提高工作特性。而且,可以使工作特性稳定。
【第二实施例】
图2A至3D是示出用于制造根据第二实施例的非易失性半导体存储装置的方法的示意性过程截面图。
在此,图2A至3D示出位线方向(沟道长度方向)上的横截面。
在非易失性半导体存储装置1的制造中,也形成例如有源区、字线、位线、装置隔离绝缘膜、触点和外围电路部分。然而,其形成可以根据公知的技术。
因此,本文中省略其说明,并且主要举例说明存储单元6、绝缘膜10和绝缘部分11的形成。
首先,在包含硅并且掺杂有期望杂质的衬底7上,形成构成隧道绝缘膜2的膜。
通过使用例如热氧化方法可以执行构成隧道绝缘膜2的膜的形成。
构成隧道绝缘膜2的膜可以例如是具有大约3-15nm厚度的氧化硅膜或氮氧化硅膜。
然后,在构成隧道绝缘膜2的膜上形成构成浮置栅极3的膜。
通过使用例如LPCVD(低压化学气相沉积)方法,可以执行构成浮置栅极3的膜的形成。
构成浮置栅极3的膜可以例如是具有大约10-500nm的厚度的多晶硅膜。
在该情况下,为了提供导电性,构成浮置栅极3的膜可以掺杂以例如浓度大约为1018-1021原子/cm3的磷或砷。
然后,在构成浮置栅极3的膜上形成构成栅间绝缘膜4的膜。
通过使用例如LPCVD方法可以执行构成栅间绝缘膜4的膜的形成。
构成栅间绝缘膜4的膜可以例如是具有大约5-30nm的厚度的氧化硅膜、氮氧化硅膜或ONO膜。
然后,在构成栅间绝缘膜4的膜上形成构成控制栅极5的膜。
通过使用例如LPCVD方法可以执行构成控制栅极5的膜的形成。
构成控制栅极5的膜可以例如是具有大约10-500nm的厚度的多晶硅膜。
在该情况下,为了提供导电性,构成控制栅极5的膜可以掺杂以例如浓度大约为1018-1021原子/cm3的磷、砷或硼。
然后,在构成控制栅极5的膜上,形成构成蚀刻工艺中的硬掩模14的膜。
可以通过使用例如CVD方法来执行构成硬掩模14的膜的形成。
构成硬掩模14的膜可以例如是氮化硅膜。
随后,通过使用PEP(光刻工艺)和RIE(反应离子蚀刻)方法形成存储单元6。
因此,在包含硅的衬底7上形成其间具有间隔的多个存储单元6。
然后,将n型杂质注入所形成的存储单元6的两侧,以形成源极/漏极区域8。
然后,如在图2A中所示,形成构成绝缘部分11的绝缘膜12的膜。
可以通过使用例如CVD方法,执行构成绝缘膜12的膜的形成。
构成绝缘膜12的膜可以例如是氧化硅膜或氮氧化硅膜。
然后,如在图2B中所示,在存储单元6之间形成牺牲膜16。
通过使用例如LPCVD方法可以执行牺牲膜16的形成。
牺牲膜16可以例如是氮化硅膜。
不具体限制牺牲膜16的材料。然而,牺牲膜16由不同于绝缘膜12和之后描述的绝缘膜17的材料制成。在该情况下,为了有利于牺牲膜16的去除,牺牲膜16优选地由相对于绝缘膜12和绝缘膜17具有高选择比的材料制成。
然后,如在图2C中所示,通过使用CMP(化学机械抛光)方法将整个表面平坦化。
然后,RIE方法例如用于后移在存储单元6之间形成的绝缘膜12和牺牲膜16的上表面。
在该情况下,绝缘膜12的上表面位置构成绝缘部分11的上表面位置。
然后,如在图2D中所示,RIE方法例如用于进一步后移牺牲膜16的上表面。
在该情况下,牺牲膜16的上表面位置构成突出部12a的下表面位置。
例如,如在图2D中所示,牺牲膜16的上表面可以后移到控制栅极5的下表面位置。
然而,牺牲膜16的上表面位置就不限于此,只要设置在浮置栅极3的上表面之上。
然后,如在图3A中所示,共形地形成绝缘膜17。
即,在存储单元6的侧壁和牺牲膜16的上表面上形成绝缘膜。
例如,通过例如使用TEOS(原硅酸四乙酯)和氧气的等离子体CVD方法可以形成绝缘膜17。
此时,绝缘膜17与绝缘膜12形成为一体,以形成绝缘部分11的上部分。
然后,如在图3B中所示,选择性地去除在牺牲膜16的上表面上形成的绝缘膜17以便暴露牺牲膜16的上表面。
此时,去除牺牲膜16的上表面上形成的绝缘膜17的一部分,从而在与绝缘膜17形成为一体的绝缘膜12中形成朝相邻存储单元6突出的突出部12a。
通过使用例如RIE方法,可以执行绝缘膜17的选择性去除。
在此,可以适当地改变用于去除在牺牲膜16的上表面形成的绝缘膜17的一部分的位置。
在该情况下,通过去除位于牺牲膜16的上表面的中央部分上的绝缘膜17,可以形成相互面对的突出部12a。通过转换用于去除绝缘膜17的位置,例如可以形成从一侧突出的突出部12a。
然后,如在图3C中所示,选择性地去除牺牲膜16。
通过选择性地去除牺牲膜16,形成包括绝缘膜12和空隙部分13的绝缘部分11。
通过例如湿式蚀刻方法可以执行牺牲膜16的选择性去除。
因此,可以可靠地形成空隙部分13。
然后,如在图3D中所示,在存储单元6之上形成绝缘膜10。
通过形成绝缘膜10,将绝缘膜10和绝缘部分11形成为一体。
此时,当形成绝缘膜10时,已经设置的突出部12a可以抑制绝缘体透入空隙部分13中。
另外,通过控制膜形成条件以便减小覆盖(coverage),可以进一步抑制绝缘体透入空隙部分13中。
例如,在等离子体CVD方法中,通过增加气体供给量并且增大N2O相对于SiH4的量,可以减小覆盖。
根据该实施例,可以容易地制造在空隙部分13上设置有突出部12a的非易失性半导体存储装置1。
另外,可以容易并且稳定地在存储单元6之间形成具有均匀形状和尺寸的空隙部分13。
以上说明的实施例可以实现能够提高工作特性的非易失性半导体存储装置和用于制造该非易失性半导体存储装置的方法。
虽然已经描述了特定实施例,但是仅借助于示例介绍了这些实施例,这些实施例并不旨在限制本发明的范围。实际上,可以以各种其它形式实施本文描述的新颖的实施例;而且,在不脱离本发明精神的情况下,可以以本文描述的实施例的形式进行各种省略、替换和改变。随附的权利要求及其等同物旨在覆盖落入本发明范围和精神内的这种形式或改型。
例如,包括在非易失性半导体存储装置1中的元件的形状、尺寸、材料、布置和数量不限于所举例说明的那些,而是可以适当地修改。
Claims (20)
1.一种非易失性半导体存储装置,包括:
包含硅的衬底;
设置在所述衬底上的多个存储单元,其间具有间隔;以及
绝缘膜,所述绝缘膜设置在所述存储单元的侧壁上,
所述绝缘膜包括突出部,该突出部在设置在所述存储单元之间的空隙部分之上朝所述存储单元中的相邻的一个存储单元突出。
2.根据权利要求1所述的装置,其中
所述存储单元包括:
隧道绝缘膜,所述隧道绝缘膜设置在所述衬底上;
浮置栅极,所述浮置栅极设置在所述隧道绝缘膜上;
栅间绝缘膜,所述栅间绝缘膜设置在所述浮置栅极上;以及
控制栅极,所述控制栅极设置在所述栅间绝缘膜上,并且
所述突出部设置在所述浮置栅极的上表面之上。
3.根据权利要求1所述的装置,其中
所述存储单元包括:
隧道绝缘膜,所述隧道绝缘膜设置在所述衬底上;
浮置栅极,所述浮置栅极设置在所述隧道绝缘膜上;
栅间绝缘膜,所述栅间绝缘膜设置在所述浮置栅极上;以及
控制栅极,所述控制栅极设置在所述栅间绝缘膜上,并且
所述突出部设置在所述控制栅极的下表面之上。
4.根据权利要求1所述的装置,其中使通过设置所述突出部而设置在所述空隙部分之上的间隙的尺寸等于或小于所述存储单元之间的尺寸的一半。
5.根据权利要求1所述的装置,其中所述突出部设置在所述绝缘膜中,以便在所述存储单元之间相互面对。
6.根据权利要求1所述的装置,其中所述突出部设置在所述存储单元之间的至少一个所述绝缘膜中。
7.根据权利要求2所述的装置,其中设置在所述浮置栅极的侧壁上的所述绝缘膜的一部分的厚度尺寸是恒定的。
8.根据权利要求2所述的装置,其中所述空隙部分设置在所述存储单元之间至少面对所述浮置栅极的位置处。
9.根据权利要求1所述的装置,其中所述绝缘膜被设置为覆盖所述存储单元的所述侧壁以及所述存储单元之间的所述衬底的表面。
10.根据权利要求1所述的装置,其中所述绝缘膜包括氧化硅和氮氧化硅中的至少之一。
11.一种用于制造非易失性半导体存储装置的方法,包括:
在包含硅的衬底上形成其间具有间隔的多个存储单元;
在所述存储单元之间形成牺牲膜;
在所述存储单元的侧壁和所述牺牲膜的上表面上形成绝缘膜;
通过去除在所述牺牲膜的所述上表面上形成的所述绝缘膜的一部分来形成朝所述存储单元中的相邻的一个存储单元突出的突出部;以及
去除所述牺牲膜。
12.根据权利要求11所述的方法,还包括:
在所述存储单元之上形成绝缘膜;
其中在所述存储单元上形成绝缘膜包括控制膜形成条件,以便减小覆盖。
13.根据权利要求11所述的方法,其中在包含硅的衬底上形成其间具有间隔的多个存储单元包括:
在所述包含硅的衬底上形成构成隧道绝缘膜的膜;
在所述构成所述隧道绝缘膜的膜上形成构成浮置栅极的膜;
在所述构成所述浮置栅极的膜上形成构成栅间绝缘膜的膜;
在所述构成所述栅间绝缘膜的膜上形成构成控制栅极的膜;
在所述构成所述控制栅极的膜上形成蚀刻掩模;以及
通过执行蚀刻工艺,在所述包含硅的衬底上形成其间具有所述间隔的所述多个存储单元。
14.根据权利要求11所述的方法,其中在所述存储单元之间形成牺牲膜包括:
通过使用蚀刻率比在所述牺牲膜的所述上表面上形成的所述绝缘膜的材料高的材料,形成所述牺牲膜。
15.根据权利要求14所述的方法,其中所述牺牲膜的材料包括氮化硅。
16.根据权利要求11所述的方法,其中通过去除在所述牺牲膜的所述上表面上形成的所述绝缘膜的一部分,形成朝所述存储单元中的相邻的一个存储单元突出的突出部包括:
去除位于所述牺牲膜的所述上表面的中央部分上的所述绝缘膜。
17.根据权利要求16所述的方法,其中通过去除在所述牺牲膜的所述上表面上形成的所述绝缘膜的一部分,形成朝所述存储单元中的相邻的一个存储单元突出的突出部包括:
通过去除位于所述牺牲膜的所述上表面的所述中央部分上的所述绝缘膜,在所述存储单元之间形成相互面对的所述突出部。
18.根据权利要求11所述的方法,其中去除所述牺牲膜包括:
通过使用湿式蚀刻方法去除所述牺牲膜。
19.根据权利要求18所述的方法,其中去除所述牺牲膜包括:
通过去除所述牺牲膜,在所述存储单元之间形成空隙部分。
20.根据权利要求12所述的方法,其中在所述存储单元之上形成绝缘膜包括:
在通过等离子体CVD方法在所述存储单元之上形成所述绝缘膜时,通过控制气体供给量和气体组成比例中的至少之一来减小覆盖。
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