JP5395828B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
ここで、微細化が進むにつれて隣接する浮遊ゲート同士の間の寸法が小さくなり、この部分に発生する寄生容量が不揮発性半導体記憶装置の動作特性に与える影響が無視できなくなってきている。
そのため、隣接するメモリセル同士の間に空隙部を設けることでメモリセル間に発生する寄生容量を低減させた不揮発性半導体記憶装置が提案されている。
しかしながら、制御ゲートの上方に絶縁膜を形成する工程において、空隙部に絶縁物が侵入することを抑制することができなかった。
そのため、メモリセル間に発生する寄生容量が増加してしまい、不揮発性半導体記憶装置の動作特性の向上が図れなくなるおそれがある。
また、メモリセルの形状やメモリセル間の寸法のばらつき、絶縁膜を形成するプロセスのばらつきなどの影響を受けて空隙部に侵入する絶縁物の量が変化するので、メモリセル間に占める空隙部の割合がばらつくものとなっていた。その結果、不揮発性半導体記憶装置の動作特性が不安定となるおそれもある。
また、他の実施形態によれば、シリコンを含む基板上に間隔をあけて複数のメモリセルを形成する工程と、前記メモリセルの側壁、および前記メモリセル同士の間の前記基板の表面に第1のシリコン酸化膜を形成する工程と、前記メモリセル同士の間に前記第1のシリコン酸化膜に対する選択比が大きい材料を用いた犠牲膜を形成する工程と、前記メモリセルの側壁に形成された前記第1のシリコン酸化膜および前記犠牲膜の上面に、前記第1のシリコン酸化膜と同じ材料を用いた第2のシリコン酸化膜を形成する工程と、前記犠牲膜の上面に形成された前記第2のシリコン酸化膜の一部を除去して、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜とが積層された突出部であって、隣接する前記メモリセルに向けて突出する突出部を形成する工程と、前記犠牲膜を除去する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
[第1の実施形態]
図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図1においては、主にメモリセル6の部分を表すものとし、不揮発性半導体記憶装置1に設けられる既知のワード線、ビット線、コンタクト、素子分離絶縁膜、周辺回路部などは省略している。
また、図1は、ビット線方向(チャネル長方向)の断面を表す図である。
浮遊ゲート3は、トンネル絶縁膜2上に設けられている。浮遊ゲート3は、例えば、厚みが10nm〜500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。
絶縁膜10は、主に制御ゲート5の上面を覆うように設けられている。絶縁膜10は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
絶縁部11には、絶縁膜12と空隙部(エアギャップ)13とが設けられている。
絶縁膜12は、メモリセル6の側壁、及びメモリセル6同士の間の基板7表面を覆うように形成されている。絶縁膜12は、メモリセル6を保護し、信頼性を向上させるために設けられている。絶縁膜12は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。この場合、絶縁膜12は、絶縁膜10と同じ材質とすることもできるし、絶縁膜10と異なる材質とすることもできる。また、絶縁膜12のうち、少なくとも浮遊ゲート3の側壁に形成された部分の厚みはほぼ一定とされており、少なくとも隣接する浮遊ゲート3同士の間には空隙部13が形成されるようになっている。
空隙部13を設けるものとすれば、隣接する浮遊ゲート3間に発生する寄生容量を低減させることができる。そのため、トンネル絶縁膜2に印加する電圧を大きくすることができるので、データの書き込み速度を速くすることができる。
なお、空隙部13は、少なくとも浮遊ゲート3に面する位置に設けられていればよいが、トンネル絶縁膜2、ゲート間絶縁膜4、制御ゲート5に面する位置にも設けられていてもよい。
また、メモリセル6の形状やメモリセル6間の寸法のばらつき、絶縁膜10を形成するプロセスのばらつきなどの影響を受けて、空隙部13に侵入する絶縁物の量も変動することになる。そのため、メモリセル6間に占める空隙部13の割合がばらつくことになり、不揮発性半導体記憶装置1の動作特性が不安定となるおそれがある。
すなわち、空隙部13上方に形成される隙間が狭くなるように、絶縁膜12に突出部12aを設けるようにしている。
絶縁膜12に突出部12aを設けるようにすれば、制御ゲート5の上方に絶縁膜10を形成する際に、空隙部13に絶縁物が侵入することを抑制することができる。
ただし、隣接する浮遊ゲート3間に発生する寄生容量を低減させることを考慮すれば、突出部12aは、浮遊ゲート3の上面よりも上方に設けられていればよい。
この場合、突出部12a同士の間の寸法L2は、メモリセル6同士の間の寸法L1の1/2以下とすることができる。
この様にすれば、空隙部13に絶縁物が侵入することで発生し得る動作特性に対する影響を抑制することができる。なお、寸法L2は、隣接する突出部12a同士の間における最小寸法とすることができる。
すなわち、突出部12aを設けることで空隙部13の上方に形成された隙間の寸法(例えば、前述した寸法L2がこの寸法の一例に相当する)は、メモリセル6同士の間の寸法L1の1/2以下とすることができる。
また、一例として、絶縁膜12に突出部12aが設けられる場合を例示したが、絶縁膜10に突出部が設けられるようにすることもできる。
すなわち、メモリセル6同士の間に形成された空隙部13の上方において、メモリセル6の側壁に形成された絶縁膜(絶縁膜12および絶縁膜10の少なくともいずれかの絶縁膜)に隣接するメモリセル6に向けて突出する突出部が設けられていればよい。
図2、図3は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図2、図3は、ビット線方向(チャネル長方向)の断面を表す図である。
また、不揮発性半導体記憶装置1の製造においては、アクティブエリア、ワード線、ビット線、素子分離絶縁膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセル6、絶縁膜10、絶縁部11の形成について例示をする。
トンネル絶縁膜2となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜2となる膜は、例えば、厚みが3nm〜15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
浮遊ゲート3となる膜の形成は、例えば、LPCVD(Low Pressure Chemical Vapor Deposition)法などを用いて行うようにすることができる。
浮遊ゲート3となる膜は、例えば、厚みが10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。
ゲート間絶縁膜4となる膜は、例えば、厚みが5nm〜30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。
制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。
制御ゲート5となる膜は、例えば、厚みが10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm−3〜1021atoms/cm−3程度の濃度となるようにドープされたものとすることができる。
ハードマスク14となる膜の形成は、例えば、CVD法などを用いて行うようにすることができる。
ハードマスク14となる膜は、例えば、シリコン窒化膜などとすることができる。
この様にして、シリコンを含む基板7上に間隔をあけて複数のメモリセル6が形成される。
そして、形成されたメモリセル6の両側にn形不純物を注入して、ソース・ドレイン領域8を形成する。
絶縁膜12となる膜の形成は、例えば、CVD法などを用いて行うようにすることができる。
絶縁膜12となる膜は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
犠牲膜16の形成は、例えば、LPCVD法などを用いて行うようにすることができる。
犠牲膜16は、例えば、シリコン窒化膜などとすることができる。
なお、犠牲膜16の材質は特に限定されないが、絶縁膜12、後述する絶縁膜17とは異なる材質とされる。この場合、犠牲膜16の除去が容易となるように、絶縁膜12、絶縁膜17との選択比が大きいものとすることが好ましい。
そして、RIE法などを用いてメモリセル6間に形成された絶縁膜12と、犠牲膜16の上面を後退させる。
この場合、絶縁膜12の上面位置が絶縁部11の上面位置となる。
この場合、犠牲膜16の上面位置が突出部12aの下面位置となる。
例えば、図2(d)に示すように、制御ゲート5の下面位置まで犠牲膜16の上面を後退させるようにすることができる。
ただし、犠牲膜16の上面位置はこれに限定されるわけではなく、浮遊ゲート3の上面よりも上方に設けられていればよい。
すなわち、メモリセル6の側壁および犠牲膜16の上面に絶縁膜を形成する。
例えば、TEOS(Tetra Ethyl Ortho Silicate)と酸素ガスを用いたプラズマCVD法などにより絶縁膜17を形成するようにすることができる。
この際、絶縁膜17と絶縁膜12とが一体化されて絶縁部11の上部が形成されることになる。
この際、犠牲膜16の上面に形成された絶縁膜17の一部を除去して、隣接するメモリセル6に向けて突出する突出部12aを絶縁膜17と一体化された絶縁膜12に形成する。
なお、犠牲膜16の上面に形成された絶縁膜17の一部を除去する位置は適宜変更することができる。
犠牲膜16を選択的に除去することで、絶縁膜12と空隙部13を有する絶縁部11が形成される。
犠牲膜16の選択的な除去は、例えば、ウェットエッチング法などを用いて行うようにすることができる。
このようにすれば、空隙部13を安定的に形成することができる。
絶縁膜10を形成することで、絶縁膜10と絶縁部11とが一体的に形成されることになる。
この際、突出部12aが設けられているので、絶縁膜10を形成する際に、空隙部13に絶縁物が侵入することを抑制することができる。
例えば、プラズマCVD法において、ガスの供給量を多くしたり、SiH4に対するN2Oの量を増加させたりすることで、カバレッジを低下させることができる。
また、形状、寸法が揃った空隙部13をメモリセル6間に容易、且つ安定的に形成することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置1が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
Claims (5)
- シリコンを含む基板と、
前記基板上に間隔をあけて設けられた複数のメモリセルと、
前記メモリセルの側壁に形成された絶縁膜と、
を備え、
前記絶縁膜は、
前記メモリセル同士の間に形成された空隙部の下方から上方にわたる前記メモリセルの側壁、および前記メモリセル同士の間の前記基板の表面に形成された第1のシリコン酸化膜と、
前記メモリセル同士の間に形成された前記空隙部の上方において、前記第1のシリコン酸化膜の上に形成され、隣接する前記メモリセルに向けて突出する突出部を形成し、前記第1のシリコン酸化膜と同じ材料を用いた第2のシリコン酸化膜と、
有すること、を特徴とする不揮発性半導体記憶装置。
- 前記メモリセルは、
前記基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられた制御ゲートと、
を有し、
前記突出部は、前記浮遊ゲートの上面よりも上方に設けられたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記突出部を設けることで前記空隙部の上方に形成された隙間の寸法は、前記メモリセル同士の間の寸法の1/2以下とされたこと、を特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- シリコンを含む基板上に間隔をあけて複数のメモリセルを形成する工程と、
前記メモリセルの側壁、および前記メモリセル同士の間の前記基板の表面に第1のシリコン酸化膜を形成する工程と、
前記メモリセル同士の間に前記第1のシリコン酸化膜に対する選択比が大きい材料を用いた犠牲膜を形成する工程と、
前記メモリセルの側壁に形成された前記第1のシリコン酸化膜および前記犠牲膜の上面に、前記第1のシリコン酸化膜と同じ材料を用いた第2のシリコン酸化膜を形成する工程と、
前記犠牲膜の上面に形成された前記第2のシリコン酸化膜の一部を除去して、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜とが積層された突出部であって、隣接する前記メモリセルに向けて突出する突出部を形成する工程と、
前記犠牲膜を除去する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
- 前記メモリセルの上方に絶縁膜をさらに形成する工程を備え、
前記メモリセルの上方に絶縁膜を形成する工程において、カバレッジを低下させるように成膜条件を制御することを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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