JP2012178387A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。
【選択図】図１
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。
【選択図】図１
Description
後述する実施形態は、概ね、不揮発性半導体記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に設けられているメモリセルは、浮遊ゲートと制御ゲートとがゲート間絶縁膜を介して積層されたスタックゲート構造を有している。
ここで、微細化が進むにつれて隣接する浮遊ゲート同士の間の寸法が小さくなり、この部分に発生する寄生容量が不揮発性半導体記憶装置の動作特性に与える影響が無視できなくなってきている。
そのため、隣接するメモリセル同士の間に空隙部を設けることでメモリセル間に発生する寄生容量を低減させた不揮発性半導体記憶装置が提案されている。
しかしながら、制御ゲートの上方に絶縁膜を形成する工程において、空隙部に絶縁物が侵入することを抑制することができなかった。
そのため、メモリセル間に発生する寄生容量が増加してしまい、不揮発性半導体記憶装置の動作特性の向上が図れなくなるおそれがある。
また、メモリセルの形状やメモリセル間の寸法のばらつき、絶縁膜を形成するプロセスのばらつきなどの影響を受けて空隙部に侵入する絶縁物の量が変化するので、メモリセル間に占める空隙部の割合がばらつくものとなっていた。その結果、不揮発性半導体記憶装置の動作特性が不安定となるおそれもある。
ここで、微細化が進むにつれて隣接する浮遊ゲート同士の間の寸法が小さくなり、この部分に発生する寄生容量が不揮発性半導体記憶装置の動作特性に与える影響が無視できなくなってきている。
そのため、隣接するメモリセル同士の間に空隙部を設けることでメモリセル間に発生する寄生容量を低減させた不揮発性半導体記憶装置が提案されている。
しかしながら、制御ゲートの上方に絶縁膜を形成する工程において、空隙部に絶縁物が侵入することを抑制することができなかった。
そのため、メモリセル間に発生する寄生容量が増加してしまい、不揮発性半導体記憶装置の動作特性の向上が図れなくなるおそれがある。
また、メモリセルの形状やメモリセル間の寸法のばらつき、絶縁膜を形成するプロセスのばらつきなどの影響を受けて空隙部に侵入する絶縁物の量が変化するので、メモリセル間に占める空隙部の割合がばらつくものとなっていた。その結果、不揮発性半導体記憶装置の動作特性が不安定となるおそれもある。
本発明の実施形態は、動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供する。
実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図１においては、主にメモリセル６の部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、コンタクト、素子分離絶縁膜、周辺回路部などは省略している。
また、図１は、ビット線方向（チャネル長方向）の断面を表す図である。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式部分断面図である。
なお、図１においては、主にメモリセル６の部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、コンタクト、素子分離絶縁膜、周辺回路部などは省略している。
また、図１は、ビット線方向（チャネル長方向）の断面を表す図である。
図１に示すように、複数のメモリセル６が基板７上に間隔をあけて設けられている。メモリセル６には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がこの順で積層されている。また、メモリセル６は、シリコンを含む基板７の上層部に形成され、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア（素子形成領域；活性領域）７ａ上に設けられている。なお、図示しない素子分離絶縁膜は、基板７に形成された溝に酸化シリコンなどの絶縁物を埋め込むことで形成されている。
トンネル絶縁膜２は、基板７上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリア７ａ上に設けられている。トンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
浮遊ゲート３は、トンネル絶縁膜２上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
浮遊ゲート３は、トンネル絶縁膜２上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
ゲート間絶縁膜４は、浮遊ゲート３上に設けられている。ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度の絶縁膜とすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜とすることもできる。
制御ゲート５は、ゲート間絶縁膜４上に設けられている。制御ゲート５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
あるいは、形成されたポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
トンネル絶縁膜２の両側には、例えば、ｎ形拡散層を用いたソース・ドレイン領域８が設けられている。ソース・ドレイン領域８は、隣接するメモリセルにより共有されている。また、トンネル絶縁膜２の下方であってソース・ドレイン領域８同士の間がチャネル領域となる。
また、メモリセル６の上方には絶縁膜１０が設けられている。
絶縁膜１０は、主に制御ゲート５の上面を覆うように設けられている。絶縁膜１０は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
絶縁膜１０は、主に制御ゲート５の上面を覆うように設けられている。絶縁膜１０は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
また、隣接するメモリセル６同士の間には絶縁部１１が設けられている。
絶縁部１１には、絶縁膜１２と空隙部（エアギャップ）１３とが設けられている。
絶縁膜１２は、メモリセル６の側壁、及びメモリセル６同士の間の基板７表面を覆うように形成されている。絶縁膜１２は、メモリセル６を保護し、信頼性を向上させるために設けられている。絶縁膜１２は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。この場合、絶縁膜１２は、絶縁膜１０と同じ材質とすることもできるし、絶縁膜１０と異なる材質とすることもできる。また、絶縁膜１２のうち、少なくとも浮遊ゲート３の側壁に形成された部分の厚みはほぼ一定とされており、少なくとも隣接する浮遊ゲート３同士の間には空隙部１３が形成されるようになっている。
絶縁部１１には、絶縁膜１２と空隙部（エアギャップ）１３とが設けられている。
絶縁膜１２は、メモリセル６の側壁、及びメモリセル６同士の間の基板７表面を覆うように形成されている。絶縁膜１２は、メモリセル６を保護し、信頼性を向上させるために設けられている。絶縁膜１２は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。この場合、絶縁膜１２は、絶縁膜１０と同じ材質とすることもできるし、絶縁膜１０と異なる材質とすることもできる。また、絶縁膜１２のうち、少なくとも浮遊ゲート３の側壁に形成された部分の厚みはほぼ一定とされており、少なくとも隣接する浮遊ゲート３同士の間には空隙部１３が形成されるようになっている。
空隙部１３は、絶縁膜などの埋め込み物が存在しない領域である。なお、空隙部１３には空気などの気体が存在していてもよく、また、真空（大気圧より低い空間状態）であってもよい。
空隙部１３を設けるものとすれば、隣接する浮遊ゲート３間に発生する寄生容量を低減させることができる。そのため、トンネル絶縁膜２に印加する電圧を大きくすることができるので、データの書き込み速度を速くすることができる。
なお、空隙部１３は、少なくとも浮遊ゲート３に面する位置に設けられていればよいが、トンネル絶縁膜２、ゲート間絶縁膜４、制御ゲート５に面する位置にも設けられていてもよい。
空隙部１３を設けるものとすれば、隣接する浮遊ゲート３間に発生する寄生容量を低減させることができる。そのため、トンネル絶縁膜２に印加する電圧を大きくすることができるので、データの書き込み速度を速くすることができる。
なお、空隙部１３は、少なくとも浮遊ゲート３に面する位置に設けられていればよいが、トンネル絶縁膜２、ゲート間絶縁膜４、制御ゲート５に面する位置にも設けられていてもよい。
ここで、制御ゲート５の上方に絶縁膜１０を形成する際に、空隙部１３にも絶縁物が侵入すると、寄生容量の低減が図れなくなるおそれがある。
また、メモリセル６の形状やメモリセル６間の寸法のばらつき、絶縁膜１０を形成するプロセスのばらつきなどの影響を受けて、空隙部１３に侵入する絶縁物の量も変動することになる。そのため、メモリセル６間に占める空隙部１３の割合がばらつくことになり、不揮発性半導体記憶装置１の動作特性が不安定となるおそれがある。
また、メモリセル６の形状やメモリセル６間の寸法のばらつき、絶縁膜１０を形成するプロセスのばらつきなどの影響を受けて、空隙部１３に侵入する絶縁物の量も変動することになる。そのため、メモリセル６間に占める空隙部１３の割合がばらつくことになり、不揮発性半導体記憶装置１の動作特性が不安定となるおそれがある。
そのため、不揮発性半導体記憶装置１においては、絶縁膜１２は、メモリセル６同士の間に形成された空隙部１３の上方において、隣接するメモリセル６に向けて突出する突出部１２ａを有したものとされている。
すなわち、空隙部１３上方に形成される隙間が狭くなるように、絶縁膜１２に突出部１２ａを設けるようにしている。
絶縁膜１２に突出部１２ａを設けるようにすれば、制御ゲート５の上方に絶縁膜１０を形成する際に、空隙部１３に絶縁物が侵入することを抑制することができる。
すなわち、空隙部１３上方に形成される隙間が狭くなるように、絶縁膜１２に突出部１２ａを設けるようにしている。
絶縁膜１２に突出部１２ａを設けるようにすれば、制御ゲート５の上方に絶縁膜１０を形成する際に、空隙部１３に絶縁物が侵入することを抑制することができる。
また、図１に例示をしたものの場合には、突出部１２ａは、制御ゲート５の下面よりも上方に設けられている。
ただし、隣接する浮遊ゲート３間に発生する寄生容量を低減させることを考慮すれば、突出部１２ａは、浮遊ゲート３の上面よりも上方に設けられていればよい。
ただし、隣接する浮遊ゲート３間に発生する寄生容量を低減させることを考慮すれば、突出部１２ａは、浮遊ゲート３の上面よりも上方に設けられていればよい。
また、図１に例示をしたものの場合には、隣接するメモリセル６の側壁に形成された絶縁膜１２に突出部１２ａが互いに対峙するように設けられている。
この場合、突出部１２ａ同士の間の寸法Ｌ２は、メモリセル６同士の間の寸法Ｌ１の１／２以下とすることができる。
この様にすれば、空隙部１３に絶縁物が侵入することで発生し得る動作特性に対する影響を抑制することができる。なお、寸法Ｌ２は、隣接する突出部１２ａ同士の間における最小寸法とすることができる。
この場合、突出部１２ａ同士の間の寸法Ｌ２は、メモリセル６同士の間の寸法Ｌ１の１／２以下とすることができる。
この様にすれば、空隙部１３に絶縁物が侵入することで発生し得る動作特性に対する影響を抑制することができる。なお、寸法Ｌ２は、隣接する突出部１２ａ同士の間における最小寸法とすることができる。
ただし、突出部１２ａは、隣接するメモリセル６間において少なくとも一方に設けられていればよい。
すなわち、突出部１２ａを設けることで空隙部１３の上方に形成された隙間の寸法（例えば、前述した寸法Ｌ２がこの寸法の一例に相当する）は、メモリセル６同士の間の寸法Ｌ１の１／２以下とすることができる。
すなわち、突出部１２ａを設けることで空隙部１３の上方に形成された隙間の寸法（例えば、前述した寸法Ｌ２がこの寸法の一例に相当する）は、メモリセル６同士の間の寸法Ｌ１の１／２以下とすることができる。
また、一例として、絶縁膜１０と絶縁部１１とを分けて例示したが、絶縁膜１０と絶縁部１１とが一体的に設けられていてもよい。
また、一例として、絶縁膜１２に突出部１２ａが設けられる場合を例示したが、絶縁膜１０に突出部が設けられるようにすることもできる。
すなわち、メモリセル６同士の間に形成された空隙部１３の上方において、メモリセル６の側壁に形成された絶縁膜（絶縁膜１２および絶縁膜１０の少なくともいずれかの絶縁膜）に隣接するメモリセル６に向けて突出する突出部が設けられていればよい。
また、一例として、絶縁膜１２に突出部１２ａが設けられる場合を例示したが、絶縁膜１０に突出部が設けられるようにすることもできる。
すなわち、メモリセル６同士の間に形成された空隙部１３の上方において、メモリセル６の側壁に形成された絶縁膜（絶縁膜１２および絶縁膜１０の少なくともいずれかの絶縁膜）に隣接するメモリセル６に向けて突出する突出部が設けられていればよい。
本実施の形態によれば、絶縁膜に突出部を設けるようにしているので、空隙部１３の形状、寸法を安定させることができる。そのため、寄生容量の低減を図ることができるので動作特性の向上を図ることができる。また、動作特性の安定化を図ることもできる。
[第２の実施形態]
図２、図３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図２、図３は、ビット線方向（チャネル長方向）の断面を表す図である。
また、不揮発性半導体記憶装置１の製造においては、アクティブエリア、ワード線、ビット線、素子分離絶縁膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセル６、絶縁膜１０、絶縁部１１の形成について例示をする。
図２、図３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
なお、図２、図３は、ビット線方向（チャネル長方向）の断面を表す図である。
また、不揮発性半導体記憶装置１の製造においては、アクティブエリア、ワード線、ビット線、素子分離絶縁膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセル６、絶縁膜１０、絶縁部１１の形成について例示をする。
まず、シリコンを含み所望の不純物がドープされた基板７の上にトンネル絶縁膜２となる膜を形成する。
トンネル絶縁膜２となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
トンネル絶縁膜２となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
次に、トンネル絶縁膜２となる膜の上に、浮遊ゲート３となる膜を形成する。
浮遊ゲート３となる膜の形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うようにすることができる。
浮遊ゲート３となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
浮遊ゲート３となる膜の形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うようにすることができる。
浮遊ゲート３となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
次に、浮遊ゲート３となる膜の上に、ゲート間絶縁膜４となる膜を形成する。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
次に、ゲート間絶縁膜４となる膜の上に、制御ゲート５となる膜を形成する。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされたものとすることができる。
次に、制御ゲート５となる膜の上に、エッチング処理の際にハードマスク１４となる膜を形成する。
ハードマスク１４となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
ハードマスク１４となる膜は、例えば、シリコン窒化膜などとすることができる。
ハードマスク１４となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
ハードマスク１４となる膜は、例えば、シリコン窒化膜などとすることができる。
その後、ＰＥＰ（Photo Engraving Process）およびＲＩＥ（Reactive Ion Etching）法を用いてメモリセル６を形成する。
この様にして、シリコンを含む基板７上に間隔をあけて複数のメモリセル６が形成される。
そして、形成されたメモリセル６の両側にｎ形不純物を注入して、ソース・ドレイン領域８を形成する。
この様にして、シリコンを含む基板７上に間隔をあけて複数のメモリセル６が形成される。
そして、形成されたメモリセル６の両側にｎ形不純物を注入して、ソース・ドレイン領域８を形成する。
次に、図２（ａ）に示すように、絶縁部１１の絶縁膜１２となる膜を形成する。
絶縁膜１２となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
絶縁膜１２となる膜は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
絶縁膜１２となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
絶縁膜１２となる膜は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。
次に、図２（ｂ）に示すように、メモリセル６同士の間に犠牲膜１６を形成する。
犠牲膜１６の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
犠牲膜１６は、例えば、シリコン窒化膜などとすることができる。
なお、犠牲膜１６の材質は特に限定されないが、絶縁膜１２、後述する絶縁膜１７とは異なる材質とされる。この場合、犠牲膜１６の除去が容易となるように、絶縁膜１２、絶縁膜１７との選択比が大きいものとすることが好ましい。
犠牲膜１６の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
犠牲膜１６は、例えば、シリコン窒化膜などとすることができる。
なお、犠牲膜１６の材質は特に限定されないが、絶縁膜１２、後述する絶縁膜１７とは異なる材質とされる。この場合、犠牲膜１６の除去が容易となるように、絶縁膜１２、絶縁膜１７との選択比が大きいものとすることが好ましい。
次に、図２（ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化処理する。
そして、ＲＩＥ法などを用いてメモリセル６間に形成された絶縁膜１２と、犠牲膜１６の上面を後退させる。
この場合、絶縁膜１２の上面位置が絶縁部１１の上面位置となる。
そして、ＲＩＥ法などを用いてメモリセル６間に形成された絶縁膜１２と、犠牲膜１６の上面を後退させる。
この場合、絶縁膜１２の上面位置が絶縁部１１の上面位置となる。
次に、図２（ｄ）に示すように、ＲＩＥ法などを用いて犠牲膜１６の上面をさらに後退させる。
この場合、犠牲膜１６の上面位置が突出部１２ａの下面位置となる。
例えば、図２（ｄ）に示すように、制御ゲート５の下面位置まで犠牲膜１６の上面を後退させるようにすることができる。
ただし、犠牲膜１６の上面位置はこれに限定されるわけではなく、浮遊ゲート３の上面よりも上方に設けられていればよい。
この場合、犠牲膜１６の上面位置が突出部１２ａの下面位置となる。
例えば、図２（ｄ）に示すように、制御ゲート５の下面位置まで犠牲膜１６の上面を後退させるようにすることができる。
ただし、犠牲膜１６の上面位置はこれに限定されるわけではなく、浮遊ゲート３の上面よりも上方に設けられていればよい。
次に、図３（ａ）に示すように、絶縁膜１７をコンフォーマルに形成する。
すなわち、メモリセル６の側壁および犠牲膜１６の上面に絶縁膜を形成する。
例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素ガスを用いたプラズマＣＶＤ法などにより絶縁膜１７を形成するようにすることができる。
この際、絶縁膜１７と絶縁膜１２とが一体化されて絶縁部１１の上部が形成されることになる。
すなわち、メモリセル６の側壁および犠牲膜１６の上面に絶縁膜を形成する。
例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素ガスを用いたプラズマＣＶＤ法などにより絶縁膜１７を形成するようにすることができる。
この際、絶縁膜１７と絶縁膜１２とが一体化されて絶縁部１１の上部が形成されることになる。
次に、図３（ｂ）に示すように、犠牲膜１６の上面に形成された絶縁膜１７を選択的に除去して、犠牲膜１６の上面を露出させる。
この際、犠牲膜１６の上面に形成された絶縁膜１７の一部を除去して、隣接するメモリセル６に向けて突出する突出部１２ａを絶縁膜１７と一体化された絶縁膜１２に形成する。
この際、犠牲膜１６の上面に形成された絶縁膜１７の一部を除去して、隣接するメモリセル６に向けて突出する突出部１２ａを絶縁膜１７と一体化された絶縁膜１２に形成する。
絶縁膜１７の選択的な除去は、例えば、ＲＩＥ法などを用いて行うようにすることができる。
なお、犠牲膜１６の上面に形成された絶縁膜１７の一部を除去する位置は適宜変更することができる。
なお、犠牲膜１６の上面に形成された絶縁膜１７の一部を除去する位置は適宜変更することができる。
この場合、犠牲膜１６の上面の中央部分にある絶縁膜１７を除去するものとすれば、互いに対峙する突出部１２ａを形成することができる。また、絶縁膜１７を除去する位置をずらすことで、例えば、一方の側から突出する突出部１２ａを形成することができる。
次に、図３（ｃ）に示すように、犠牲膜１６を選択的に除去する。
犠牲膜１６を選択的に除去することで、絶縁膜１２と空隙部１３を有する絶縁部１１が形成される。
犠牲膜１６の選択的な除去は、例えば、ウェットエッチング法などを用いて行うようにすることができる。
このようにすれば、空隙部１３を安定的に形成することができる。
犠牲膜１６を選択的に除去することで、絶縁膜１２と空隙部１３を有する絶縁部１１が形成される。
犠牲膜１６の選択的な除去は、例えば、ウェットエッチング法などを用いて行うようにすることができる。
このようにすれば、空隙部１３を安定的に形成することができる。
次に、図３（ｄ）に示すように、メモリセル６の上方に絶縁膜１０を形成する。
絶縁膜１０を形成することで、絶縁膜１０と絶縁部１１とが一体的に形成されることになる。
この際、突出部１２ａが設けられているので、絶縁膜１０を形成する際に、空隙部１３に絶縁物が侵入することを抑制することができる。
絶縁膜１０を形成することで、絶縁膜１０と絶縁部１１とが一体的に形成されることになる。
この際、突出部１２ａが設けられているので、絶縁膜１０を形成する際に、空隙部１３に絶縁物が侵入することを抑制することができる。
また、カバレッジ（Coverage）を低下させるように成膜条件を制御することで、空隙部１３に絶縁物が侵入することをさらに抑制することができる。
例えば、プラズマＣＶＤ法において、ガスの供給量を多くしたり、ＳｉＨ４に対するＮ２Ｏの量を増加させたりすることで、カバレッジを低下させることができる。
例えば、プラズマＣＶＤ法において、ガスの供給量を多くしたり、ＳｉＨ４に対するＮ２Ｏの量を増加させたりすることで、カバレッジを低下させることができる。
本実施の形態によれば、空隙部１３の上方に突出部１２ａが設けられた不揮発性半導体記憶装置１を容易に製造することができる。
また、形状、寸法が揃った空隙部１３をメモリセル６間に容易、且つ安定的に形成することができる。
また、形状、寸法が揃った空隙部１３をメモリセル６間に容易、且つ安定的に形成することができる。
以上に例示をした実施形態によれば、動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置１が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、不揮発性半導体記憶装置１が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
１ 不揮発性半導体記憶装置、２ トンネル絶縁膜、３ 浮遊ゲート、４ ゲート間絶縁膜、５ 制御ゲート、６ メモリセル、７ 基板、８ ソース・ドレイン領域、１０ 絶縁膜、１１ 絶縁部、１２ 絶縁膜、１２ａ 突出部、１３ 空隙部、１６ 犠牲膜、１７ 絶縁膜
Claims (5)
- シリコンを含む基板と、
前記基板上に間隔をあけて設けられた複数のメモリセルと、
前記メモリセルの側壁に形成された絶縁膜と、
を備え、
前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有すること、を特徴とする不揮発性半導体記憶装置。 - 前記メモリセルは、
前記基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられた制御ゲートと、
を有し、
前記突出部は、前記浮遊ゲートの上面よりも上方に設けられたことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記突出部を設けることで前記空隙部の上方に形成された隙間の寸法は、前記メモリセル同士の間の寸法の１／２以下とされたこと、を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- シリコンを含む基板上に間隔をあけて複数のメモリセルを形成する工程と、
前記メモリセル同士の間に犠牲膜を形成する工程と、
前記メモリセルの側壁および前記犠牲膜の上面に絶縁膜を形成する工程と、
前記犠牲膜の上面に形成された前記絶縁膜の一部を除去して、隣接する前記メモリセルに向けて突出する突出部を形成する工程と、
前記犠牲膜を除去する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記メモリセルの上方に絶縁膜をさらに形成する工程を備え、
前記メモリセルの上方に絶縁膜を形成する工程において、カバレッジを低下させるように成膜条件を制御することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
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