JP2012222142A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第2間隔が第1間隔より広い層間絶縁膜11と、複数のメモリセルゲート電極間に空隙AGを備えるよう当該空隙AGの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜11の側面に沿って形成され、その上部に窪部Rを備えて形成されたエアギャップ形成膜12と、複数のメモリセルゲート電極上のエアギャップ形成膜12上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜12の窪部Rの内側に埋込まれたリフィル膜13と、複数の素子領域に接触するように層間絶縁膜11に形成された複数のコンタクトCBa,CBbを備える。
【選択図】図3
Description
メモリセルゲート電極MGは、ゲート絶縁膜3上に、不純物がドープされたポリシリコン層(第1ゲート電極膜)4を用いた浮遊ゲート電極FG、ゲート間絶縁膜5、制御ゲート電極CGが順に積層されている。
メモリセルゲート電極MG−MG間には、当該メモリセルゲート電極MGの側壁に沿って酸化膜8が形成されている。この酸化膜8は、その上端が例えばシリサイド層7の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層6、ゲート間絶縁膜5、ポリシリコン層4の側壁に沿って形成されると共に、メモリセルゲート電極MG−MG間のゲート絶縁膜3(または半導体基板2)の上面上に沿って形成されている。
酸化膜8が選択ゲート電極SGDの積層ゲート電極の側壁に沿って形成され、ゲート電極SGDとNSG膜11との間の開口幅(≒間隔D6)が狭くなったとしても、酸化膜12および13がこの間隔に埋込まれるため、窪部Rに空隙が生じる虞が極力抑制され、ビット線コンタクトCBa−CBa間、CBb−CBb間の短絡不具合を抑制できる。
第1素子領域Sa1に形成されたビット線コンタクトCBaは、(一方の)ブロックBkのセルユニットUCの選択ゲート電極SGD側に近接して配置されており、第2素子領域Sa2に形成されたビット線コンタクトCBbは、(他方の)ブロックBk+1のセルユニットUCの選択ゲート電極SGD側に近接して配置されているため、ビット線コンタクトCBa−CBb間の長距離化を図ることができ結合容量を抑制できる。また、ビット線コンタクトCBaまたはCBbと選択ゲート電極SGDとの間の間隔が近接するため、前述したコンタクト短絡不具合の抑制効果が大きくなる。
本実施形態では、層間絶縁膜としてNSG膜11を適用すると共に、当該NSG膜11および選択ゲート電極SGDの積層ゲート電極間の犠牲膜として窒化膜17を適用している。NSG膜11には不純物が添加されていないため犠牲膜となる窒化膜17とNSG膜11とで選択比を高くしやすい。この場合、窒化膜17を容易に選択ウェットエッチングできる。
ビット線コンタクトCBa、CBbが何れかの選択ゲート電極SGD,SGDに近接配置されると共に、ビット線コンタクト領域Cに千鳥配置された形態を示したが、選択ゲート電極SGD−SGD間の中央に位置して各素子領域Saに一箇所ずつ構成された態様に適用しても良い。
選択ゲート電極SGD、メモリセルゲート電極MGの上部をシリサイド化したシリサイド層7を備えた態様を適用したが、制御ゲート電極CGはポリゲートであっても良い。またシリサイド化のタイミングはそのシリサイド化する金属材料に応じてポリシリコン層6の成膜直後に行っても良い。
選択ゲートトランジスタTrs1とメモリセルトランジスタTrmとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (5)
- 複数の素子領域が互いに第1方向に離間し当該第1方向に交差する第2方向に沿って形成された半導体基板と、
前記半導体基板の素子領域上にゲート絶縁膜を介して前記第2方向に並設された複数の選択ゲート電極と、
前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第2方向に互いに第1間隔を存して並設された複数のメモリセルゲート電極と、
前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第2間隔が前記第1間隔より広い層間絶縁膜と、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、
前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、
前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備えたことを特徴とする半導体記憶装置。 - 前記メモリセルゲート電極および前記選択ゲート電極のそれぞれの側壁に沿って形成された保護膜をさらに備えたことを特徴とする請求項1記載の半導体記憶装置。
- 前記メモリセルゲート電極と前記選択ゲート電極との間に形成されたゲート電極間絶縁膜を備え、
前記ゲート電極間絶縁膜には空隙が形成されていることを特徴とする請求項1または2記載の半導体記憶装置。 - 半導体基板上にゲート絶縁膜、第1ゲート電極膜、ゲート間絶縁膜、第2ゲート電極膜を順次形成し、
前記第2ゲート電極膜、ゲート間絶縁膜、第1ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第1間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、
前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、
前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、
前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、
前記層間絶縁膜の上面を前記選択ゲート電極の第2ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、
前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、
前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、
前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成することを特徴とする半導体記憶装置の製造方法。 - 前記層間絶縁膜としてNSG膜を用い、前記犠牲膜として窒化膜を用い、当該犠牲膜を除去するときにはウェットエッチングすることを特徴とする請求項4記載の半導体記憶装置の製造方法。
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