KR101393451B1 - 반도체 장치 형성 방법 및 그의 구조 - Google Patents

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Abstract

반도체 장치(10) 형성 방법은 실리콘을 포함하는 반도체 기판(12)을 제공하는 단계, 상기 반도체 기판의 표면에 유전체 층(14)을 형성하는 단계, 상기 유전체 층 위쪽에 실리콘을 포함하여 게이트 전극(16)을 형성하는 단계, 상기 게이트 전극 아래에 유전체 층을 리세스하는 단계; 이산 전하 저장 재료(24 또는 54)를 갖는 리세스(19)를 채우는 단계, 상기 게이트 전극의 일부(30)를 산화시키는 단계; 및 반도체 기판의 일부를 산화시키는 단계(21)를 포함한다.
리세스, 유전체 층, 게이트 전극, 이산 전하 저장 재료, 반도체 기판

Description

반도체 장치 형성 방법 및 그의 구조{METHOD OF FORMING A SEMICONDUCTOR DEVICE AND STRUCTURE THEREOF}
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 특히 비휘발성 저장 장치들에 관한 것이다.
전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 구조들은 비휘발성 데이터 저장을 위하여 집적 회로들에 일반적으로 사용된다. 반도체 장치들이 계속해서 발전함에 따라서, 이와 같은 반도체 장치들의 동작 전압들은 저 전력 애플리케이션을 만족시키기 위하여 종종 감소된다. 이러한 동작 전압 감소들은 장치의 속도 및 기능성이 유지되거나 개선되는 것을 보장하면서 성취되어지는 것이 바람직하다. 연속적인 플로팅 게이트 장치보다 더 낮은 동작 전압에서 동작하는 하나의 EEPROM 장치는 전하가 질화물 막에 저장된 SONOS(silicon-oxide-nitride-oxide-silicon) 구조를 사용한다. SONOS 구조에서 전하들은 SONOS 구조의 어느 한쪽 끝 또는 양쪽 끝에 저장될 수 있다. 이렇게 하면 SONOS 구조는 네 가지 상태들(00, 01, 10, 11)을 저장하게 한다. 그러므로, 두 개의 비트가 저장될 수 있다.
SONOS 구조는 전하를 저장하기 위하여 높은 트랩 밀도를 갖는 질화물 층을 사용한다. 프렌켈-풀 메커니즘(Frenkel-Poole mechanism)에 따라 높은 트랩 밀도로 인해 전자들이 하나의 상태에서 다른 상태로 호핑(hopping)한다. SONOS 구조들의 채널 영역이 감소함에 따라서, 두 개의 상태들은 프렌켈-풀 메커니즘로 인해 서로 구별될 수 없다. 이것은 멀티비트 저장 성능 감소시킨다. 그러므로, 채널 길이의 감소에 따라서 SONOS 구조의 멀티비트 저장 장치를 인에이블시킬 필요가 있다.
본 발명은 실리콘을 포함하는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 표면을 갖는, 상기 반도체 기판 제공 단계; 상기 반도체 기판의 표면상에 유전체 층을 형성하는 단계; 상기 유전체 층 위에 실리콘을 포함하는 게이트 전극을 형성하는 단계; 리세스(recess)를 형성하기 위하여 상기 게이트 전극 아래에 상기 유전체 층을 리세싱하는 단계; 이산 전하 저장 재료(discrete charge storage material)로 상기 리세스를 채우는 단계; 상기 게이트 전극의 부분을 산화시키는 단계; 및 상기 반도체 기판의 일부를 산화시키는 단계를 포함하는 반도체 장치 형성 방법을 개시한다.
본 발명이 유사한 소자들을 유사한 참조번호로 나타낸 첨부 도면들에 예로서 도시되었지만 이로 제한되지 않는다.
도 1은 본 발명의 실시예에 따라서 반도체 기판 위에 유전체 층, 게이트 전극 및 반사 방지 코팅(ARC: anti-reflective coating)을 형성한 후 반도체 장치의 일부를 도시한 단면도.
도 2는 본 발명의 실시예에 따라서 유전체 층을 리세싱한 후 도 1의 반도체 장치를 도시한 도면.
도 3은 본 발명의 실시예에 따라서 질화물 층을 형성한 후 도 2의 반도체 장치를 도시한 도면.
도 4는 본 발명의 실시예에 따라서 질화물 층을 패터닝한 후 도 3의 반도체 장치를 도시한 도면.
도 5는 본 발명의 실시예에 따라서 산화 공정을 형성한 후 도 4의 반도체 장치를 도시한 도면.
도 6은 본 발명의 실시예에 따라서 소스/드레인 확장들(extensions), 스페이서들 및 딥 소스/드레인 영역들을 형성한 후 도 5의 반도체 장치를 도시한 도면.
도 7은 본 발명의 실시예에 따라서 산화 공정을 형성한 후 도 2의 반도체 장치를 도시한 도면.
도 8은 본 발명의 실시예에 따라서 소스/드레인 확장들, 스페이서들 및 딥 소스/드레인 영역들을 형성한 후 도 7의 반도체 장치를 도시한 도면.
도 9는 본 발명의 실시예에 따라서 질화물 층을 형성한 후 도 2의 반도체 장치를 도시한 도면.
도 10은 본 발명의 실시예에 따라서 유전체 층을 형성한 후 도 9의 반도체 장치를 도시한 도면.
도 11은 본 발명의 반도체 장치 위에 다른 질화물 층을 형성한 후 도 10의 반도체 장치를 도시한 도면.
도 12는 본 발명의 실시예에 따라서 다른 질화물 층을 에칭한 후 도 11의 반 도체 장치를 도시한 도면.
도 13은 추가 처리 후 도 12의 반도체 장치를 도시한 도면.
당업자들은 도면의 구성 요소들이 간결성 및 명확성을 위해 도시되고, 반드시 원래 크기대로 나타낸 것이 아님을 알 수 있을 것이다. 예를 들면, 도면의 구성 요소들의 어떤 치수들은 본 발명의 실시예들의 이해를 높이기 위하여 다른 구성 요소들에 비하여 확대될 수 있다.
도 1은 반도체 기판(12), 유전체 층(14), 게이트 전극(16) 및 반사 방지 코팅(ARC) 층(18)을 가지는 반도체 장치(10)의 단면도를 도시한다. 당업자는 ARC 층(18)이 게이트 전극 층을 에칭하여 게이트 전극(16)을 형성하도록 하는데 사용된다는 인식할 것이다. 반도체 기판(12)은 예컨대 실리콘 게르마늄, 실리콘 온 인슐레이터(SOI: Silicon on Insulator)(예를 들어, 완전공핍형 SOI(FDSOI)), 실리콘, 단결정 실리콘 등과 같은 반도체 재료 또는 이들의 조합물들일 수 있다. 더욱 잘 이해할 수 있도록 추가 설명하면, 반도체 기판(12)은 산화될 수 있는 재료이다. 유전체 층(14)은 일 실시예에서 반도체 기판(12)의 표면에 형성된다. 유전체 층(14)은 그 후에 형성된 이산 전하 저장 재료와 동일한 재료가 아니라면, 예컨대 실리콘 다이옥사이드, 산질화물(바람직하게 산소 리치 산질화물(oxygen-rich oxynitride)) 또는 질화물과 같은 어떤 절연층일 수 있다. 예를 들어, 유전체 층(14) 및 그 후에 형성된 이산 전하 저장 재료 둘 모두 질화물들이라면, 유전체 층(14)은 이산 전하 저장 재료보다 한층 더 높은 질의 질화물일 수 있다. 다른 실시예에서, 유전체 층(14) 및 그 후에 형성된 이산 전하 저장 재료 둘 모두 질화물이지만, 상기 질화물들은 공정 파라미터들을 변화, 이를 테면 온도 변화 및 다른 비율의 화학 종들을 사용함으로써 형성된다. 유전체 층(14)은 그 후에 형성된 이산 전하 저장 재료보다 더 적은 트래핑 사이트들을 갖는데, 그 이유는 추가 논의로 더욱 잘 이해할 수 있는 바와 같이 유전체 층(14)의 일부가 다음에 형성된 이산 전하 저장 재료에서 프렌켈-풀 메커니즘의 발생을 방지하거나 최소화할 것이기 때문이다. 어떤 종래 공정은, 화학 기상 증착(CVD: chemical vapor deposition), 원자층 증착(ALD: atomic layer deposition) 또는 열 성장과 같이 유전체 층(14)을 형성하는 데 사용될 수 있다. 일 실시예에서, 유전체 층(14)은 대략 30 내지 500Å 두께이다.
유전체 층 위에 형성된 게이트 전극(16)은 폴리실리콘과 같은 산화하는 데 적당한 재료일 수 있다. ARC 층(18)은 실리콘 리치 실리콘 질화물과 같은 어떤 적당한 재료일 수 있다. 어떤 종래 공정, 예를 들어, 예컨대 화학 기상 증착(CVD) 또는 원자층 증착(ALD)은 게이트 전극(16) 및 ARC 층(18)을 형성하는 데 사용된다.
도 1의 구조를 형성한 후, 유전체 층(14)은 도 2에 도시된 바와 같이 갭들 또는 리세스(19)들 사이에 절연 영역(20)을 생성하기 위하여 게이트 전극(16)에 대해 리세싱된다. 일 실시예에서, 유전체 층(14)은 언더컷 에칭(undercut etch)을 실행함으로써 리세싱된다. 유전체 층(14)이 실리콘 다이옥사이드라면, HF의 습식 에칭이 사용될 수 있다. 대안적으로, 건식 등방성 식각이 사용될 수 있다. 언더컷 에칭은 그 결과의 절연 영역(20)의 폭을 조절하도록 제어될 수 있다. 에칭을 조절하는 한 방법은 습식 에칭 또는 습식 에칭들의 그룹이 실행되어질 때마다 HF 배쓰(HF bath)를 수반한다. 일 실시예에서, 각각의 갭(19)은 폭이 대략 0.01 내지 0.2 마이크론 사이 또는 더욱 바람직하게 대략 0.01 내지 0.5 마이크론 사이이다.
절연 영역(20)을 형성한 후, 이산 전하 저장 재료(22)는 갭들(19) 내에서 형성되어지고 있는 것을 포함하여 반도체 장치(10) 위에 형성된다. 도 3에 나타낸 실시예에서, 갭들(19)은 완전히 채워진 것처럼 도시되지만, 갭들(19)은 이산 전하 저장 재료(22)로 완전히 채워지지 않았을 수도 있지만 그래도 이산 전하 저장 재료(22)로 충분히 채워지게 될 것이다(즉, 적어도 50%). 그러므로, 이산 전하 저장 재료(22)는 갭들(19)을 적어도 부분적으로는 채운다. 만약, 갭들(19)이 이산 전하 저장 재료로 완전히 채워지지 않았다면, 도 9 내지 12에 관련하여 설명된 바와 같이, 갭들(19)의 나머지는 다른 재료들로 채워질 것이다. 대안적으로, 만약 이산 전하 저장 재료(22)가 갭들(19)에 채워지지 않는다면, 갭들(19)은 공기로 채워질 것이고 절연 영역(20)과 함께 다음에 형성된 이산 전하 저장 영역들(전하 저장 재료(22)로부터 생성된 영역들)을 절연시킴으로써 프렌켈-풀 메커니즘을 감소시킬 수 있다.
도 3에 도시된 바와 같이, 이산 전하 저장 재료(22)는 연속적인 층, 이를 테면, CVD(예를 들어, 저압 CVD(LPCVD))로 형성된 질화물 층이다. LPCVD 질화물은 많은 트랩들을 가지기 때문에 선호되어진다. 일부가 절연 영역(20)이 되는 유전체 층(14)에 관하여 상술된 바와 같이, 이산 전하 저장 재료를 위한 재료는 절연 영역(20)에 사용되는 더 높은 트랩 밀도를 가져야만 된다. 다른 실시예들에서, 이산 전하 저장 재료는 나노클러스터들(nanoclusters)(또는 나노크리스탈들(nanocrystals)) 또는 금속 및 실리콘(예를 들어, 텅스텐 실리사이드) 재료들을 포함하는 합금들과 같은 하나 또는 다수의 구 모양의 형태들 중 어느 하나일 수 있다. 임의의 공지된 방법이 이산 전하 저장 재료들을 형성하도록 사용될 수 있다.
도 4에 도시된 바와 같이, 갭들(19) 내에 없는 이산 전하 저장 재료(22)의 부분들은 제거되어, 갭들(19)을 갖는 이산 전하 저장 영역(24)을 남겨둔다. 상술된 바와 같이, 전하 저장 재료(22)는 갭들(19)을 실질적으로 채우며 갭들(19)을 완전히 채울 필요는 없다.
이산 전하 저장 영역(24)을 형성한 후, 산화 공정은 도 5에 도시된 바와 같이, 블로킹 영역들(28), 터널링 영역들(26), 산화한 기판 영역들(25), 및 절연 측벽들(30)을 형성하도록 수행된다. 일 실시예에서, 산화 공정은 폴리 재산화(폴리 재산화(poly reox)) 공정이다. 일 실시예에서, 폴리 재산화 공정은 대략 섭씨 800 내지 1000도 사이의 온도에서 건식 산화이며, 성장량은 대략 30 내지 150 옹스트롬 사이이다. 산화성 원소(예를 들어, 실리콘)을 포함하는 재료들의 노출된 표면들은 폴리 재산화 동안 산화할 것이다. 게다가, 산화 작용은 벌크 재료들로 잠식할 것이다. 그러나, 잠식량은 산소 확산 속도에 좌우될 것이다. 예를 들어, 질화물 및 실리콘 인터페이스 간의 산소 확산이 벌크 실리콘 내에서 더욱 빠르게 되기 때문에, 블로킹 영역들(28) 및 터널링 영역들(26)은 (만약, 게이트 전극(16) 및 반도체 기판(12)이 실리콘을 포함하고, 이산 저장 영역들(24)가 질소를 포함한다면) 절연 측벽들(30)보다 게이트 전극(16)으로 더 잠식한다. 산소의 확산은 단결정 실리콘 내에서보다 폴리실리콘 내에서 더 빠르기 때문에, 게이트 전극(16)이 폴리실리콘이고 반도체 기판(12)이 단결정 실리콘이라면, 블로킹 영역(28)은 터널링 영역(26)보다 더 큰 부피를 가질 것이다. 절연 측벽들(30) 및 산화된 기판 영역들(25)은 산화 분위기에 노출되어 있기 때문에 산화 공정 동안 형성되어도, 그들이 형성될 필요가 없고 대신 공정의 유해하지 않은 부산물이다. 블로킹 영역들(28)은 형성되어지는 비휘발성 메모리 장치를 위한 블로킹 유전체이며, 터널링 영역들(26)은 비휘발성 메모리 장치를 위한 터널 유전체들이다. 일 실시예에서, 블로킹 영역들(28)은 블로킹 산화 영역들이고 터널링 영역들(26)은 터널링 산화 영역들이다.
도 6에 도시된 바와 같이, 블로킹 영역들(28), 터널링 영역들(26) 및 절연 측벽들(30)을 형성한 후, 소스/드레인 확장 영역들(32), 스페이서들(34), 및 딥 소스/드레인 영역들(36)이 형성된다. 첫째, 소스/드레인 확장 영역들(32)은 어떤 종래 공정을 사용하여 형성된다. 다음, 스페이서들(34)은 종래 공정을 사용하여 형성된다. 스페이서들(34)은 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 재료를 포함할 수 있다. 스페이서들(34)과 함께 절연 측벽들(30)은 게이트 전극(16)을 절연하는 것을 돕는다. 딥 소스/드레인 영역들(36)은 스페이서들(34)을 형성한 후 형성되고, 종래 공정에 의해 형성될 수 있다. 다음, 노출되어(즉, 스페이서들(34) 아래가 아님) 산화된 기판 영역들(25)의 부분들은 건식 에칭, 습식 에칭, 또는 건식 및 습식 에칭의 조합을 사용하여 제거된다. 그러나, 다음으로 제거되는 산화된 기판 영역(25)의 존재로 인하여, 소스/드레인 확장 영역들(32) 및 딥 소스/드레인 영역들(36)은 반도체 기판(12)의 상부에 대하여 리세싱된다. 대안적으로, 종래 공정은 접촉들, 비아들(vias), 상호 접속들, 및 반도체 장치의 나머지를 형성하기 위한 다른 공정들을 형성하는 데 사용될 수 있다.
상술된 실시예에서, 산화 공정은 이산 전하 저장 영역들(22)을 형성한 후 수행되었다. 그러나, 실시예들에서, 산화 공정은 이산 전하 저장 영역들(22)을 형성하기 전에 형성된다. 도 7은 절연 측벽들(30), 블로킹 영역들(28), 터널링 영역들(26), 및 산화된 기판 영역들(25)을 형성하기 위하여 도 2의 반도체 장치(10) 상에 산화 공정을 수행한 후의 결과 구조를 도시한다. 폴리 재산화 공정과 같은 상술된 어떤 산화 공정이 사용될 수 있다. 도 7에서, 반도체 장치(10)는 절연 영역(20) 양측 상의 블로킹 영역(28) 및 터널 영역(26)을 포함한다. 갭들(19)은 밑에 놓인 터널 영역(26)으로부터 블로킹 영역(28)을 분리한다. 산화 공정은 갭들(19)로 잠식하기 때문에, 도 7에서의 갭들(19)은 도 2 내지 6에서의 갭들(19)보다 부피면에서 작을 가능성이 매우 높다.
도 8에서 도시된 바와 같이, 산화를 수행한 후 이산 전하 저장 영역(24)은 갭들(19) 내에서 형성되고, 그 후 소스/드레인 확장 영역들(32), 스페이서들(34), 및 딥 소스/드레인 영역들(36)이 형성되며 산화된 기판 영역들(25)은 제거된다. 이산 전하 저장 영역들(24), 소스/드레인 확장 영역들(32), 스페이서들(34), 및 딥 소스/드레인 영역들(36)을 형성하는 문제에 대해 이전에 논의한 임의의 방법이 사용될 수 있다. 스페이서들(34) 아래가 아닌 산화된 기판 영역들(25)의 부분들은 건식, 습식이거나 둘의 조합 중 어느 하나의 에칭으로 제거된다. 그 후에, 종래 공정은 접촉들, 비아들, 상호 접속들, 및 반도체 장치의 나머지를 형성하기 위한 다른 공정들을 형성하는 데 사용될 수 있다.
상술된 실시예에서, 단 하나의 이산 전하 저장 재료(예를 들어, 질화물 층, 금속 및 실리콘을 포함하는 합금들 또는 나노클러스터들의 단일 또는 그룹)은 갭들(19) 내에서 형성되지만, 다수의 질화물 층이 갭들(19) 내에서 형성될 수 있다. 다수의 이산 전하 저장 재료를 형성하는 일 실시예로, 동일한 재료 전부이거나 다른 재료 중 하나가 도 9 내지 13에 도시된다.
도 9는 도 2의 반도체 장치(10) 위에 제 1 이산 전하 저장 재료(50)를 형성한 후 그렇게 만들어진 구조를 도시한다. 도시된 실시예에서 질화물(예를 들어, LPCVD 질화물)인 제 1 이산 전하 저장 재료(50)는 이산 전하 저장 재료를 형성하기 위하여 상술된 임의의 공정으로 형성될 수 있다. 일 실시예에서, 제 1 이산 전하 저장 재료(50)는 대략 50 내지 150 옹스트롬의 두께이다. 도시된 실시예에서, 제 1 이산 전하 저장 재료(50)를 형성한 후, 절연층(52)은 이 실시예에서 질화물인 제 1 이산 전하 저장 재료(50)를 열적 산화시킴으로써 형성된다. 일 실시예에서, 절연층(52)은 대략 50 옹스트롬 두께이다. 일 실시예에서, 열적 산화 공정은 스팀 공정으로 산화 속도를 증가시킨다. 절연층(52)을 열적 증대하는 것으로 두 재료들 사이에 천이층(transitional layer)이 형성되기 때문에 제 1 이산 전하 저장 재료(50) 및 절연층(52) 사이에 한층 더 높은 품질의 인터페이스가 형성된다. 이러한 더 높은 품질의 인터페이스는 장치 신뢰도를 증가시킨다. 다음으로, 갭들(19) 내에 없는 절연층(52) 및 제 1 이산 전하 저장 재료(50)의 임의의 부분들은 제거된다. 상기 제거는 건식 에칭으로 수행될 수 있다. 다른 실시예에서, 갭(19) 내에 없는 제 1 이산 전하 저장 재료(50)의 임의의 부분들은 절연층(52)를 형성하기 전에 제거될 것이고, 후속하여 CVD, ALD, 열적 산화 등 또는 이들의 조합과 같은 임의의 공정에 의해 형성될 수 있다. 그 후, 갭들(19) 내에 없는 절연층(52)의 임의의 부분들은 제거될 것이다. 질화물의 산화는 단결정 실리콘의 산화보다 더 오래 걸리기 때문에, 만약 제 1 이산 전하 저장 재료(50)가 질화물이고 반도체 기판(12)이 실리콘이라면, 기판(12)의 큰 부분이 소모되는 것을 방지하기 위하여 갭들(19) 내에 없는 제 1 이산 전하 저장 재료(50)의 일부분들을 제거하기 전에 제 1 이산 전하 저장 재료(50)를 열적 산화하는 것이 바람직하다.
도시되지는 않았지만, 도 9 및 10에서 개시된 공정들은 갭들(19)에서 이산 전하 저장 재료들 및 절연층들의 추가적인 쌍을 형성하도록 반복될 수 있다. 갭(19) 내에 이산 전하 저장 재료 모두와 절연층 모두는 동일한 재료일 필요가 없다. 그러므로, 일 실시예에서, 하나의 이산 전하 저장 재료는 나노클러스터들의 층일 수 있으며 다른 재료는 질화물일 수 있다.
도 11에 도시된 바와 같이, 원하는 수의 절연층들 및 이산 전하 저장 재료들의 쌍을 형성하여 마지막(또는 도시된 실시예에서 두 번째) 이산 전하 저장 재료(54)는 반도체 장치(10) 위에 형성된다. 제 2 이산 전하 저장 재료(54)는 제 1 이산 전하 저장 재료(50)와 동일한 재료일 수도 있고 아닐수도 있다. 일 실시예에서, 제 2 이산 전하 저장 재료(54)는 예를 들어, CVD 또는 ALD로 증착되어진 질화물이다.
반도체 장치 위에 제 2 이산 전하 저장 재료(54)를 형성한 후, 갭(19) 밖에 있는 제 2 이산 전하 저장 재료(54)의 부분들이 제거됨으로써 전하 저장 재료(54)는 갭(19) 내에 남는다. 일 실시예에서, 상기 제거는 건식 에칭이다.
갭들(19) 내에 전하 저장 재료(54)를 형성한 후, 도 13에 도시된 바와 같이 산화 공정이 수행되며, 소스/드레인 확장 영역(32), 스페이서(34), 및 딥 소스/드레인 영역(36)이 형성된다. 폴리 재산화 공정과 같은 상술된 재산화 공정이 사용될 수 있다. 산화 공정 동안 상술된 바와 같이 블로킹 영역들(28), 터널링 영역들(26), 및 산화된 기판 영역들(25)이 형성되고 산화된 측벽들(62, 56)이 또한 형성된다. 산화된 측벽들(62)은 상술된 산화된 측벽들(30)에 상당한다. 산화된 측벽들(56)은 산화 작용 동안 제 2 이산 전하 저장 재료(54)의 측벽들을 따라 형성된다. 산화된 측벽들(62)과 같은 산화된 측벽들(56)은 필요하지 않지만 산화 작용의 유해하지 않은 부산물이다. 다음으로, 상술된 바와 같이 소스/드레인 확장 영역들(32)이 형성된다. 그 후, 스페이서들(34)이 형성되고, 딥/소스 드레인 확장들(36)이 형성된다. 그 후에, 산화된 기판 영역들(25)의 노출된 부분들이 제거된다. 당업자에게 공지된 바와 같이, 후속 공정이 실행되어 반도체 장치를 완성한다.
지금까지 채널 길이의 감소에 따라서 멀티비트 저장을 실행시키는 반도체 장치를 형성하기 위한 방법들이 제공되었다는 것을 인지하여야 한다. 이산 전하 저장 층 및 절연 영역(20) 사이의 공기 또는 다른 재료들 또는 이산 전하 저장 층들 사이에 절연층들을 가짐으로써, 이산 전하 저장 층들을 스크리닝하고(screen) 프렌켈-풀 메커니즘을 방지하거나 최소화하는 데 단지 절연 영역(20)보다 더 많은 재료가 존재하면 된다. 상술된 일부 실시예에서, 산화 공정은 폴리 재산화 공정이다. 어쨌든 이 공정이 실행되고 나서부터 폴리실리콘을 포함하는 게이트 전극을 사용하는 경우 처리를 추가하지 않기 때문에 이는 이롭다.
상기 명세서에서, 본 발명은 상세한 실시예들과 관련하여 기술되어져 있다. 그러나, 종래 발명에서 통상의 기술 중 하나의 기술은 아래 청구항에서 설명하는 바와 같이 본 발명의 범위 내에서 많은 변경 및 수정들이 본 발명의 원리를 벗어남이 없이 이루어질 수 있다. 따라서, 명세서와 도면들은 제한적인 것이 아니라 예로서 간주되며, 모든 이러한 수정들은 본 발명의 범위 내에서 포함되어질 것이다.
더욱이, 본 명세서 및 청구범위의 용어들 "앞", "뒤", "최상부", "최하부", "위", "아래" 등이 어쨋든 서술적 목적을 위하여 사용된다 하더라도 반드시 영구한 상대적인 위치를 기술하기 위한 것은 아니다. 본원에 기술된 본 발명의 실시예들은 도시된 바와 다른 방향 또는 달리 설명된 방향으로 동작할 수 있도록 적절한 환경하에서 호환될 수 있다는 것을 이해하여야 한다. 본원에 사용된 바와 같은 용어 "포함한다", "포함하는" 또는 이의 모든 다른 변형은 공정, 방법, 제품 또는 단지 이들 구성 요소를 포함하는 것이 아니라 공정, 방법, 제품 또는 장치에 대해서 고유한 또는 명백한 리스트가 아닌 한 다른 요소를 포함하도록 비 배타적으로 모든 요소를 포함한다. 본원에 사용된 바와 같은, 단수 용어는 하나 또는 하나 이상으로 규정된다. 본원에 사용된 바와 같은, 복수 용어는 두 개 또는 두 개 이상으로 규정된다. 본원에 사용된 바와 같은, 용어 "다른"은 적어도 두 개 또는 그 이상으로 규정된다. 본원에 사용된 바와 같은, 용어 "결합된"은 연결된 것으로 정의되지 만 반드시 직접적인 것은 아니며, 반드시 기계적인 것도 아니다.
이득, 다른 이점들 및 문제들에 대한 해결책들은 특정 실시예들과 관련하여 상술되었다. 그러나, 이점들, 장점들, 문제들에 대한 해결책들 및 이와 같은 이점, 장점을 더욱 명백하게 해주는 어떤 요소(들)은 임의의 청구항 또는 전체 청구항에서의 중요, 필요로 된, 또는 필수적인 특징 또는 소자로서 해석되지 않는다.

Claims (20)

  1. 반도체 장치를 형성하는 방법에 있어서:
    실리콘을 포함하는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 표면을 갖는, 상기 반도체 기판 제공 단계;
    상기 반도체 기판의 표면상에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 실리콘을 포함하는 게이트 전극을 형성하는 단계;
    리세스(recess)를 형성하기 위하여 상기 게이트 전극 아래 상기 유전체 층을 리세싱(recessing)하는 단계;
    전하 저장 재료로 상기 리세스를 채우는 단계;
    상기 전하 저장 재료로 상기 리세스를 채운 후에 발생하는, 상기 게이트 전극의 일부를 산화시키는 단계; 및
    상기 반도체 기판의 일부를 산화시키는 단계를 포함하는, 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 유전체 층은 산화물을 포함하는, 반도체 장치 형성 방법.
  3. 제 1 항에 있어서,
    상기 전하 저장 재료는 질화물을 포함하는, 반도체 장치 형성 방법.
  4. 제 3 항에 있어서,
    상기 전하 저장 재료는 나노클러스터(nanocluster)들을 포함하는, 반도체 장치 형성 방법.
  5. 제 3 항에 있어서,
    상기 전하 저장 재료는 금속 및 실리콘을 포함하는, 반도체 장치 형성 방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계 및 상기 반도체 기판의 일부를 산화시키는 단계는 SONOS 구조를 형성하는, 반도체 장치 형성 방법.
  7. 제 1 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계 및 상기 반도체 기판의 일부를 산화시키는 단계는 동시에 행해지는, 반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계 및 상기 반도체 기판의 일부를 산화시키는 단계는 건식 산화 공정(dry oxidation process)을 이용하여 행해지는, 반도체 장치 형성 방법.
  9. 제 7 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계 및 상기 반도체 기판의 일부를 산화시키는 단계는 50-100Å 두께의 산화 층을 형성하는, 반도체 장치 형성 방법.
  10. 제 7 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계는 블로킹 산화 영역(blocking oxide region)을 형성하고, 상기 반도체 기판의 일부를 산화시키는 단계는 터널 산화 영역(tunnel oxide region)을 형성하는, 반도체 장치 형성 방법.
  11. 제 1 항에 있어서,
    상기 리세스는 0.01㎛ 및 0.2㎛ 사이의 측방 치수를 갖는, 반도체 장치 형성 방법.
  12. 제 1 항에 있어서,
    소스 및 드레인 주입 영역들을 형성하는 단계;
    측벽 스페이서들(sidewall spacers)을 형성하는 단계; 및
    상기 반도체 장치의 나머지를 형성하는 단계를 더 포함하는, 반도체 장치 형 성 방법.
  13. 반도체 장치를 형성하는 방법에 있어서:
    실리콘을 포함하는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 표면을 갖는, 상기 반도체 기판 제공 단계;
    상기 반도체 기판의 표면상에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층 위에 실리콘을 포함하는 게이트 전극을 형성하는 단계;
    리세스를 형성하기 위해 상기 게이트 전극 아래 상기 제 1 유전체 층을 리세싱하는 단계;
    상기 게이트 전극 아래 상기 제 1 유전체 층의 상기 리세스를 부분적으로 채우는 제 1 이산 전하 저장 재료층을 형성하는 단계;
    적어도 상기 제 1 이산 전하 저장 재료층 위에 제 2 유전체 층을 형성하는 단계로서, 상기 제 2 유전체 층은 상기 게이트 전극 아래 상기 제 1 유전체 층의 리세스를 부분적으로 채우는, 상기 제 2 유전체 층 형성 단계;
    상기 제 2 유전체 층 위에 제 2 이산 전하 저장 재료층을 형성하는 단계로서, 상기 제 2 이산 전하 저장 재료층은 상기 게이트 전극 아래 상기 제 1 유전체 층의 상기 리세스를 실질적으로 채우는, 상기 제 2 이산 전하 저장 재료층 형성 단계;
    상기 게이트 전극의 일부를 산화시키는 단계; 및
    상기 반도체 기판의 일부를 산화시키는 단계를 포함하는, 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 유전체 층은 산화물을 포함하는, 반도체 장치 형성 방법.
  15. 제 13 항에 있어서,
    상기 제 1 이산 전하 저장 재료층 및 상기 제 2 이산 전하 저장 재료층은 질화물을 포함하는, 반도체 장치 형성 방법.
  16. 제 13 항에 있어서,
    상기 제 1 이산 전하 저장 재료층 및 상기 제 2 이산 전하 저장 재료층은 나노클러스터들을 포함하는, 반도체 장치 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 1 이산 전하 저장 재료층 및 상기 제 2 이산 전하 저장 재료층은 금속 및 실리콘을 포함하는, 반도체 장치 형성 방법.
  18. 제 13 항에 있어서,
    소스 및 드레인 주입 영역들을 형성하는 단계;
    측벽 스페이서들을 형성하는 단계; 및
    상기 반도체 장치의 나머지를 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  19. 반도체 장치를 형성하기 위한 방법에 있어서:
    실리콘을 포함하는 반도체 기판을 제공하는 단계로서, 상기 반도체 기판은 표면을 갖는, 상기 반도체 기판 제공 단계;
    상기 반도체 기판의 표면상에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 실리콘을 포함하는 게이트 전극을 형성하는 단계;
    리세스를 형성하기 위해 상기 게이트 전극 아래 상기 유전체 층을 리세싱하는 단계;
    이산 전하 저장 재료로 상기 리세스를 채우는 단계;
    상기 게이트 전극의 일부를 산화시키는 단계;
    상기 유전체 층의 상기 리세스를 채운 후에, 상기 반도체 기판의 일부를 산화시키는 단계;
    소스 및 드레인 주입 영역들을 형성하는 단계;
    측벽 스페이서들을 형성하는 단계; 및
    상기 반도체 장치의 나머지를 형성하는 단계를 포함하는, 반도체 장치 형성 방법.
  20. 제 19 항에 있어서,
    상기 게이트 전극의 일부를 산화시키는 단계 및 상기 반도체 기판의 일부를 산화시키는 단계는 동시에 행해지는, 반도체 장치 형성 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158093A (ja) * 2005-12-06 2007-06-21 Sony Corp 不揮発性半導体メモリデバイス及びその製造方法
KR101005638B1 (ko) * 2006-12-04 2011-01-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 제조방법
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
US8455268B2 (en) * 2007-08-31 2013-06-04 Spansion Llc Gate replacement with top oxide regrowth for the top oxide improvement
JP5264139B2 (ja) * 2007-10-09 2013-08-14 スパンション エルエルシー 半導体装置の製造方法
CN102097490A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097385B (zh) * 2009-12-15 2014-05-07 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097383B (zh) * 2009-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110658B (zh) * 2009-12-29 2013-07-17 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110657A (zh) * 2009-12-29 2011-06-29 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102709165B (zh) * 2012-01-12 2015-05-20 上海华力微电子有限公司 双位氮化硅只读存储器制造方法及双位氮化硅只读存储器
US8853027B2 (en) 2012-10-01 2014-10-07 Freescale Semiconductor, Inc. Split gate flash cell
TWI493660B (zh) * 2012-12-04 2015-07-21 Macronix Int Co Ltd 非揮發性記憶體及其製作方法
US8748963B1 (en) * 2012-12-06 2014-06-10 Macronix International Co., Ltd. Non-volatile memory and manufacturing method thereof
DE112013007059T5 (de) * 2013-06-25 2016-01-28 Intel Corporation Speicherzelle, die isolierte Ladungsstellen aufweist, und Verfahren zu deren Herstellung
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107644874B (zh) * 2016-07-21 2021-07-06 联华电子股份有限公司 非挥发性存储器结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030123307A1 (en) 2001-12-27 2003-07-03 Samsung Electronics Co., Ltd. Non-volatile memory device and a method of fabricating the same
US20040245564A1 (en) 2003-05-19 2004-12-09 Takayuki Ogura Semiconductor storage device, semiconductor device and their manufacturing methods, and portable electronic equipment, and IC card
US20050062098A1 (en) 2003-09-23 2005-03-24 Matrix Semiconductor, Inc. Storage layer optimization of a nonvolatile memory device
US20050104117A1 (en) * 2003-11-17 2005-05-19 Thomas Mikolajick Charge-trapping memory device and methods for operating and manufacturing the cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6639271B1 (en) * 2001-12-20 2003-10-28 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof
US6939767B2 (en) 2003-11-19 2005-09-06 Freescale Semiconductor, Inc. Multi-bit non-volatile integrated circuit memory and method therefor
KR100604189B1 (ko) * 2003-12-30 2006-07-25 동부일렉트로닉스 주식회사 단일 분리게이트 구조의 메모리 소자 및 그제조방법
US20060046403A1 (en) * 2004-08-31 2006-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming separated charge-holding regions in a semiconductor device
US7064030B2 (en) * 2004-10-08 2006-06-20 Freescale Semiconductor, Inc. Method for forming a multi-bit non-volatile memory device
US20070212832A1 (en) * 2006-03-08 2007-09-13 Freescale Semiconductor Inc. Method for making a multibit transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030123307A1 (en) 2001-12-27 2003-07-03 Samsung Electronics Co., Ltd. Non-volatile memory device and a method of fabricating the same
US20040245564A1 (en) 2003-05-19 2004-12-09 Takayuki Ogura Semiconductor storage device, semiconductor device and their manufacturing methods, and portable electronic equipment, and IC card
US20050062098A1 (en) 2003-09-23 2005-03-24 Matrix Semiconductor, Inc. Storage layer optimization of a nonvolatile memory device
US20050104117A1 (en) * 2003-11-17 2005-05-19 Thomas Mikolajick Charge-trapping memory device and methods for operating and manufacturing the cell

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