CN101405851A - 形成半导体器件及其结构的方法 - Google Patents

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Abstract

一种形成半导体器件(10)的方法，包括：提供包括硅的半导体衬底(12)，在所述半导体衬底的所述表面上形成电介质层(14)，在所述电介质层上方形成包括硅的栅电极(16)，使所述栅电极下方的所述电介质层凹陷；用分立电荷储存材料(24或54)填充所述凹陷(19)，氧化所述栅电极的一部分(30)；以及氧化所述半导体衬底的一部分(21)。

Description

形成半导体器件及其结构的方法
发明领域
本发明主要涉及半导体器件，更具体地，涉及非易失性储存器件。
背景技术
电可擦除可编程只读存储器(EEPROM)结构普遍地用在用于非易失性数据储存的集成电路中。随着半导体器件的持续发展，这种半导体器件的操作电压经常被降低以适合小功率应用。期望在确保器件速度和功能被保持或提高的同时，有这样的操作电压的降低。一种EEPROM器件，其在低于连续浮栅器件的操作电压的操作电压上运行，其使用硅-氧化物-氮化物-氧化物-硅(SONOS)结构，其中电荷被储存在氮化物层中。在SONOS结构中，电荷可以被储存在SONOS结构的任何一端或两端。这允许SONOS结构储存4种状态(00，01，10和11)。因此，可以储存两位。
SONOS结构使用具有高阱密度的氮化物层储存电荷。这种高阱密度引起电子根据Frenkel-Poll机制从一种状态跃迁到另一状态。随着SONOS结构的沟道区减小，由于Frenkel-Poll机制两种状态不能彼此区分。这降低了多位储存的能力。因此，需要随着沟道长度减小，能够在SONOS结构中多位储存。
附图说明
本发明通过实例示意，且不限于附图，其中相同的标记表示相同的元件。
图1示出根据本发明的实施例，在电介质层、栅电极，以及防反射涂层形成在半导体衬底上后的半导体器件的一部分的剖视图；
图2示出根据本发明的实施例，在使电介质层形成凹陷之后的图1的半导体器件；
图3示出根据本发明的实施例，在形成氮化物层之后的图2的半导体器件；
图4示出根据本发明的实施例，在图形化所述氮化物层之后的图3的半导体器件；
图5示出根据本发明的实施例，在形成氧化工艺后的图4的半导体器件；
图6示出根据本发明的实施例，在形成源/漏延伸区、间隔和深源/漏区之后的图5的半导体器件；
图7示出根据本发明的实施例，在形成氧化工艺之后的图2的半导体器件；
图8示出根据本发明的实施例，在形成源/漏延伸区、间隔和深源/漏区之后的图7的半导体器件；
图9示出根据本发明的实施例，在形成所述氮化物层之后的图2的半导体器件；
图10示出根据本发明的实施例，在形成所述电介质层之后的图9的半导体器件；
图11示出在本发明半导体器件上方形成另一氮化物层之后的图10的半导体器件；
图12示出根据本发明的实施例，在刻蚀所述另一氮化物层之后的图11的半导体器件；以及
图13示出在进一步加工之后的图12的半导体器件。
普通技术人员了解，图中元件是为简单清楚目的而示意，不需要按比例绘制。例如，图中一些元件的尺寸可相对于其它元件放大，以帮助理解本发明的实施例。
具体实施方式
图1示出具有半导体衬底12、电介质层14、栅电极16和防反射涂(ARC)层18的半导体器件10的剖视图。普通技术人员应认识到，ARC层18用于刻蚀栅电极层导致形成栅电极16。半导体衬底12可以是任何半导体材料或材料的组合，诸如硅锗、绝缘体上硅(SOI)(例如全耗尽SOI(FDSOI))、硅、单晶硅等材料及以上的组合。在进一步说明之后将更好理解的是，半导体衬底12是可被氧化的材料。在一个实施例中，电介质层14形成在半导体衬底12的表面上。电介质层14可以是任何绝缘层，诸如二氧化硅、氮氧化物(优选地为富氧氮氧化物)或氮化物，只要它不是与之后形成的分立电荷储存材料相同的材料。例如，如果电介质层14与之后形成的分立电荷储存材料均为氮化物，则电介质层14与分立电荷储存材料相比是更高品质的氮化物。在另一个实施例中，电介质层14与之后形成的分立电荷储存材料均为氮化物，但是氮化物是通过改变加工参数诸如改变温度和使用不同比率的化学物而形成的。电介质层14应当比之后形成的分立电荷储存材料具有更少的俘获点，因为，在进一步说明后可理解，介质层14的一部分将阻止Frenkel-Poole机制在之后形成的分立电荷储存材料中发生，或使其最小。任何传统工艺可以用于形成电介质层14，诸如化学气相沉积(CVD)、原子层沉积(ALD)，或热生长。在一个实施例中，电介质层14的厚度为大约30至500埃。
栅电极16在电介质层之上形成，它可以是任何适合的可被氧化的材料，诸如多晶硅。ARC层18可以是任何适合的材料，诸如富硅氮化硅。任何传统工艺都可以用来形成栅电极16和ARC层18，诸如化学气相沉积(CVD)或原子层沉积(ALD)。
在形成图1的结构后，如图2所示，使电介质层相对于栅电极16形成凹陷，以在间隙或凹陷19之间产生隔离区20。在一个实施例中，通过进行底切刻蚀使电介质层14形成凹陷。如果电介质层14为二氧化硅，HF湿法蚀刻可以被使用。替代地，干法各向同性刻蚀可以被使用。底切刻蚀可以被控制以控制最终的隔离区20的宽度。一种控制刻蚀方法包括每次进行一个湿法刻蚀或一组湿法刻蚀时改变HF镀液。在一个实施例中，每个间隙19的宽度在约0.01至0.2微米之间，或更优选地在约0.01至0.05微米之间。
在形成隔离区20后，在半导体器件10上面且包括在间隙19内形成分立电荷储存材料22。在图3所示实施例中，间隙19显示为被完全填充，然而，间隙19可以不用分立电荷储存材料22完全地填充，但应当至少用分立电荷储存材料22基本地填充(例如，至少50％)。因此，分立电荷储存材料22至少部分地填充间隙19。如果没有用分立电荷储存材料22完全填充间隙19，如将对图9至图12的说明，则间隙19的其余部分可用其它材料填充。替代地，如果分立电荷储存材料22未填充间隙19，则间隙19可以用空气填充，这通过帮助隔离在后面形成的分立电荷储存区(从电荷储存材料22产生的)和隔离区20可以帮助减少Frenkel-Pool机制。
如图3所示，分立电荷储存材料22为连续层，诸如通过CVD(例如，低压CVD(LPCVD))形成的氮化物层。因为LPCVD氮化物具有很多阱，优选地采用LPCVD氮化物。如以上对介质层14的阐述，其一部分成为隔离区20，用于分立电荷储存材料的材料应当比绝缘区20所用材料具有更高的阱密度。在其它实施例中，分立电荷储存材料可是单球形或多球形，诸如纳米团簇(或纳米晶体)或包括金属和硅(如硅化钨)材料的合金。任何已知方法都可以被使用来形成分立电荷储存材料。
如图4所示，分立电荷储存材料22的不在间隙19内的部分被移除，留下分立电荷储存材料22和间隙19。如前面所述，分立电荷储存材料22基本上填充间隙19，不需要完全地填充间隙19。
在形成分立电荷储存区24后，如图5所示，进行氧化工艺来形成阻滞区28、隧穿区26、氧化衬底区25以及隔离侧壁30。在一个实施例中，氧化工艺为多晶硅再氧化(poly reox)工艺。在一个实施例中，多晶硅再氧化工艺是在约800至1000摄氏度间温度下的干法氧化，且生长量为大约30至150埃。包括可氧化元素的材料(如硅)的任何暴露表面将在多晶硅再氧化工艺中被氧化。而且，氧化会侵入到体材料中。然而，侵入量取决于氧化扩散的速度。例如，因为在氮化物和硅界面之间的氧扩散比在硅体内扩散快，所以阻滞区28和隧穿区26比隔离侧壁30侵入栅电极16更深(如果栅电极16和半导体衬底12包括硅而且分立电荷储存区24包括氮)。因为氧在多晶硅内比在单晶硅内扩散得更快，所以如果栅电极16为多晶硅而半导体衬底12为单晶硅，则阻滞区28的体积比隧穿区26的体积更大。而因为隔离侧壁30和氧化衬底区25暴露在氧化环境中，所以它们在氧化过程中形成，它们的形成并不是必需的，而是工艺的无害副产物。阻滞区28是用于所形成的非易失性存储器器件的阻滞电介质，并且隧穿区26是用于非易失性存储器器件的隧道电介质。在一实施例中，阻滞区28是阻滞氧化区且隧穿区26为隧穿氧化区。
如图6所示，形成阻滞区28、隧穿区26和隔离侧壁30后，形成源/漏延伸区32、间隔34和深源/漏区36。首先，源/漏延伸区32使用任何传统工艺形成。接下来，间隔34使用任何传统工艺形成。间隔34可包括一种以上材料，诸如氧化硅和氮化硅。隔离侧壁30和间隔34结合以帮助隔离栅电极16。深源/漏区36在形成间隔34后形成，且可通过任何传统工艺形成。接下来，使用干法刻蚀、湿法刻蚀或干法和湿法刻蚀的组合移除暴露出(即不在间隔34下)的氧化衬底区25的部分。然而，由于将被移除的氧化衬底区25的存在，源/漏延伸区32和深源/漏区36相对于半导体衬底12的顶部凹陷。之后，使用传统加工来形成接触、通孔、互连，以及其它过程来形成半导体器件的其余部分。
以上阐述的实施例中，氧化工艺是在形成分立电荷储存区22后进行的。然而，在本实施例中，氧化工艺是在形成分立电荷储存区22前进行。图7示出在图2的半导体器件10上进行氧化工艺来形成隔离侧壁30、阻滞区28、隧穿区26和氧化衬底区25后的最终结构。任何前述的氧化工艺，诸如多晶硅再氧化工艺都可以被使用。图7中，半导体器件10包括在隔离区20任一侧上的阻滞区26和隧穿区26。间隙19将阻滞区从下面的隧穿区26分隔。因为氧化过程将侵入到间隙19中，图7中的间隙19很可能比图2至6中的间隙19体积更小。
如图8所示，在进行氧化之后，在间隙19内形成分立电荷储存区24，然后形成源/漏延伸区32、间隔34和深源/漏区36，并移除氧化衬底区25。前述任何形成分立电荷储存区24、源/漏延伸区32、间隔34和深源/漏区36的方法都可以使用。不在间隔34下方的氧化衬底区25的部分通过刻蚀，干法、湿法或两者组合来移除。之后，可以使用传统加工来形成接触、通孔、互连，以及其它加工来形成半导体器件的其余部分。
在上面所述的实施例中，只有一种分立电荷储存材料(例如，氮化物层，单个或一组纳米团簇或包括金属和硅的合金)形成在间隙19内，但是多个氮化物层可以形成在间隙19中。一个形成多个分立电荷储存材料的实施例，图9至13示出的所有相同或不同的材料。
图9示出在图2半导体器件10上方形成第一分立电荷储存材料50后的最终结构。在所示实施例中为氮化物(例如，LPCVD氮化物)的第一分立电荷储存材料50，可通过前面所述的用于形成分立电荷储存材料的任何前述工艺形成。在一个实施例中，第一分立电荷储存材料50厚度约为50至150埃。在所示实施例中，形成第一分立电荷储存材料50之后，绝缘层52通过热氧化在该实施例中为氮化物的第一分立电荷储存材料50形成。在一个实施例中，绝缘层52厚度约为50埃。在一个实施例中，热氧化工艺为蒸汽工艺，以提高氧化速度。因为在第一分立电荷储存材料50和绝缘层52之间形成了过渡层，所以通过热生长绝缘层52在第一分立电荷储存材料50和绝缘层52之间形成更高品质的界面。此高品质界面改善了器件可靠性。接下来，不在间隙19内的第一分立电荷储存材料50的一部分和绝缘层52的一部分被移除。所述移除可通过干法刻蚀进行。在另一个实施例中，在形成绝缘层52之前移除不在缺口19内的第一分立电荷储存材料50的任何部分，绝缘层52可以通过任何工艺随后形成，诸如CVD、ALD、热氧化等或以上的组合。然后，移除不在缺口19内的绝缘层52的任何部分。因为氮化物的氧化比单晶硅氧化需要更长时间，所以如果第一分立电荷储存材料50为氮化物且半导体衬底12为硅，那么就期望在移除不在缺口19内的第一分立电荷储存材料50的部分之前热氧化第一分立电荷储存材料50，以防止衬底12的大部分被消耗。
虽然未示出，图9和10中教导的工艺可重复使用以在间隙19内形成额外的绝缘层对和分立电荷储存材料。间隙19内的所有绝缘层和所有分立电荷储存材料不需要是相同材料。因此，在一个实施例中，一种分立电荷储存材料50可以是纳米团簇层，且另一种材料可以是氮化物。
如图11所示，形成期望数量的绝缘层对和分立电荷储存材料，在半导体器件10的上方形成最后的(或所示实施例中的第二个)分立电荷储存材料54。第二分立电荷储存材料54是可以与第一分立电荷储存材料50的材料相同或不同的材料。在一个实施例中，第二分立电荷储存材料54是通过例如CVD或ALD沉积的氮化物。
在半导体器件上方形成第二分立电荷储存材料54后，在间隙19之外的第二分立电荷储存材料54的部分被移除，从而分立电荷储存材料54保留在间隙19内。在一个实施例中，所述移除为干法刻蚀。
在分立电荷储存材料54在间隙19内形成后，进行氧化工艺并形成源/漏延伸区32、间隔34和深源/漏区36，如图13所示。前面所述的任何氧化工艺，诸如多晶硅再氧化都可以被使用。在氧化工艺中，如前面所述地形成氧化阻滞区28、隧穿区26和氧化衬底区25而且还形成氧化侧壁62和56。氧化侧壁62与前面所述的氧化侧壁30相同。氧化侧壁56是在氧化工艺中沿第二分立电荷储存材料54的侧壁形成的。与氧化侧壁62类似，氧化侧壁56不是所需要的，但它是氧化的无害副产物。接下来，如前面所述形成源/漏延伸区32。然后形成间隔34，并且形成深源/漏区36。然后，氧化衬底区25的暴露的部分被移除。进行普通技术人员公知的后序加工以完成半导体器件。
至此应了解，已经提供用于形成当沟道长度减小时能多位储存的半导体器件的方法。通过在分立电荷储存层之间具有绝缘层或在分立电荷储存层和绝缘区20之间具有其它材料或空气，有比绝缘区20更多的材料来屏蔽分立电荷储存材料层并防止Frenkel-Poole机制或使其最小。在以上所述的一些实施例中，氧化工艺为多晶硅再氧化工艺。因为既然该工艺无论如何都要进行，所以当使用包括多晶硅的栅电极时不增加工艺，因而这是有利的。
在前面的说明中，已经参考具体实施例描述本发明。然而，本领域的一个普通技术人员了解，在不偏离如下面权利要求列出的本发明范围情况下，可对本发明做出各种修改或改变。因此，说明和附图应视为示意性而不是限制性的，且所有这种修改都意在被包含在本发明范围内。
而且，说明书及权利要求中的术语“前面”、“背面”、“顶部”、“底部”、“上方”、“下方”等，如果有，那么是用于描述性目的，不必须用于描述固定不变的相对位置。应理解，在合适的条件下，这里使用的术语是可互换的，从而这里描述的本发明实施例能够例如以其它方位操作，而不是如这里图示或描述的那些方位。这里所用的术语“包括”或其任何变形，意在覆盖非排除性的包括，从而包括要素列表的工艺、方法、条目或装置并不是仅包括那些要素，而是可包括其它没有明示的要素或这些工艺、方法、条目或装置固有的要素。这里使用的术语“多个”，定义为两个或多于两个。这里使用的术语“另一个”，定义为至少第二个或更多。这里使用的术语“耦合”，定义为连接，尽管不必须是直接连接，也不必须是机械连接。
以上参照具体实施例，描述了关于具体实施例的益处、其它优点以及问题解决方法。然而，所述益处、其它优点以及问题解决方法，以及可能导致产生任何益处、优点以及问题解决方法的任何要素，或者使得所述益处、优点以及问题解决方法更明显的任何要素，不应被解释为任何或所有权利要求的关键、必需或实质的特征或要素。

Claims (20)

1.一种形成半导体器件的方法，所述方法包括：
提供包括硅的半导体衬底，其中所述半导体衬底具有表面；
在所述半导体衬底的所述表面上形成电介质层；
在所述电介质层上方形成包括硅的栅电极；
使所述栅电极下方的所述电介质层凹陷以形成凹陷；
用分立电荷储存材料填充所述凹陷；
氧化所述栅电极的一部分；以及
氧化所述半导体衬底的一部分。
2.如权利要求1所述的方法，其中所述电介质层包括氧化物。
3.如权利要求1所述的方法，其中所述分立电荷储存材料包括氮化物。
4.如权利要求3所述的方法，其中所述分立电荷储存材料包括纳米团簇。
5.如权利要求3所述的方法，其中所述分立电荷储存材料包括金属和硅。
6.如权利要求1所述的方法，其中氧化所述栅电极的一部分和氧化所述半导体衬底的一部分形成SONOS结构。
7.如权利要求1所述的方法，其中氧化所述栅电极的一部分和氧化所述半导体衬底的一部分同时完成。
8.如权利要求7所述的方法，其中使用干法氧化工艺完成氧化所述栅电极的一部分和氧化所述半导体衬底的一部分。
9.如权利要求7所述的方法，其中氧化所述栅电极的一部分和氧化所述半导体衬底的一部分形成约50至
Figure A2007800093200003C1
厚的氧化层。
10.如权利要求7所述的方法，其中氧化所述栅电极的一部分形成阻滞氧化区，并且氧化所述半导体衬底的一部分形成隧道氧化区。
11.如权利要求1所述的方法，其中所述凹陷具有在0.01μm和0.2μm之间的横向尺寸。
12.如权利要求1所述的方法，进一步包括：
形成源和漏注入区；
形成侧壁间隔；以及
形成半导体器件的其余部分。
13.一种形成半导体器件的方法，所述方法包括：
提供包括硅的半导体衬底，其中所述半导体衬底具有表面；
在所述半导体衬底的所述表面上形成第一电介质层；
在所述第一电介质层上方形成包括硅的栅电极；
使所述栅电极下方的所述第一电介质层凹陷以形成凹陷；
形成第一分立电荷储存材料层，所述第一分立电荷储存材料层部分填充所述栅电极下方的所述第一电介质层的所述凹陷；
在至少所述第一分立电荷储存材料层上方形成第二电介质层，所述第二电介质层部分填充所述栅电极下方的所述第一电介质层的所述凹陷；
在所述第二电介质层上方形成第二分立电荷储存材料层，所述第二分立电荷储存材料层基本上填充所述栅电极下方的所述第一电介质层的所述凹陷；
氧化所述栅电极的一部分；以及
氧化所述半导体衬底的一部分。
14.如权利要求13所述的方法，其中所述第一电介质层包括氧化物。
15.如权利要求13所述的方法，其中所述第一分立电荷储存材料层和所述第二分立电荷储存材料层包括氮化物。
16.如权利要求13所述的方法，其中所述第一分立电荷储存材料层和所述第二分立电荷储存材料层包括纳米团簇。
17.如权利要求13所述的方法，其中所述第一分立电荷储存材料层和所述第二分立电荷储存材料层包括金属和硅。
18.如权利要求13所述的方法，进一步包括：
形成源和漏注入区；
形成侧壁间隔；以及
形成半导体器件的其余部分。
19.一种非易失性存储器单元，所述非易失性存储器单元包括：
包括硅的半导体衬底，其中所述半导体衬底具有表面；
在所述半导体衬底的所述表面上的电介质层；
在所述电介质层上方的包括硅的栅电极；
在所述栅电极下方的所述电介质层中的凹陷，其中所述凹陷进一步包括分立电荷储存材料；
所述栅电极的氧化部分；以及
所述半导体衬底的氧化部分，其中所述栅电极的所述氧化部分和所述半导体衬底的所述氧化部分进一步包括SONOS存储器结构。
20.如权利要求19所述的非易失性存储器单元，其中所述非易失性存储器单元进一步包括：
源和漏区；以及
侧壁间隔。
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