KR100944583B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

박막화하여도 기입/소거를 반복했을 때의 내성(인듀런스 특성)이 악화하지 않는 터널 절연막을 갖는 반도체 기억 장치를 제공하는 것을 가능하게 한다. 반도체 기판(2)과, 반도체 기판 상에 형성되고, 제1 실리콘 산질화층(8b), 실리콘 질화층(8a), 및 제2 실리콘 산질화층(8c)의 적층 구조를 갖는 실리콘 산질화막(8)과, 실리콘 산질화막 상에 형성된 실리콘 리치한 실리콘 산화막(10)을 구비한 제1 절연막(6)과, 제1 절연막 상에 형성된 전하 축적층(12)과, 전하 축적층 상에 형성된 제2 절연막(14)과, 제2 절연막 상에 형성된 제어 게이트(16)를 구비하고 있다.
실리콘 기판, 소스 영역, 드레인 영역, 터널 절연막, CVD 산화막

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
NAND형 플래시 메모리 등의 불휘발성 반도체 기억 장치에 이용되는 메모리 셀은, 주위를 절연막으로 덮은 폴리실리콘으로 이루어지는 부유 게이트를 갖고 있는 것이 최대의 특징이다. 부유 게이트 상에 전극 간 절연막을 개재하여 형성된 제어 게이트에 인가하는 전압(제어 전압)을 제어함으로써, 기판으로부터 터널 절연막을 통하여 부유 게이트에 전하를 FN(Fowler-Nordheim) 터널링으로 주입하거나(기입), 혹은, 반대로 부유 게이트로부터 터널 절연막을 통하여 전하를 뽑아내거나(소거) 하여 메모리 셀의 임계값을 변동시키고 있다.
부유 게이트에의 전자의 출입 시에는 터널 절연막에 고전압이 인가되기 때문에, 터널 절연막에 큰 스트레스가 가해진다. 이 때문에, 터널 절연막 내에 결함이 생성되어 리크 전류가 증가할 우려가 있다. 결함이 생성되기 어려운 터널 절연막으로서, 실리콘 질화막을 실리콘 산화막 사이에 둔 3층 구조로 하고, 상기 실리콘 질화막이 3배위의 질소 결합을 갖도록 한 구성이 알려져 있다(예를 들면, 특허 문 헌1 참조).
한편, 비트 단가를 내리기 위해 미세화를 진행시키면, 이 변동폭이 셀 간 간섭에 의해 좁아져서, 미세화의 방해로 된다. 변동폭의 제어를 곤란하게 하는 주된 원인 중 하나로서, 부유 게이트와 제어 게이트 사이에 두어진 전극 간 절연막을 전자가 터널하는 현상(전극 간 절연막 리크)을 예로 들 수 있다. 전극 간 절연막 리크는 기판으로부터 부유 게이트에 전자를 주입할 때에 발생하므로, 메모리 셀의 임계값이 원하는 값으로 되지 않는 등의 문제점을 낳는다.
[특허 문헌1] 일본 특개 2006-13003호 공보
그러나, 특허 문헌1에 기재된 기술에서는, 그 제조 방법으로부터, 실리콘 기판의 표면에 Si-O-H 결합이 많이 존재하고 있을 가능성이 있다. 이 때문에, 기입/소거를 반복하는 동안에 O-H 결합이 실리콘 기판으로부터 해리하여 실리콘 기판에 댕글링 본드가 생성되어, 메모리 셀의 임계값이 변동하여, 기입/소거를 반복했을 때의 내성(인듀런스(endurance) 특성)이 악화한다고 하는 문제가 있다.
또한, NAND형 플래시 메모리의 메모리 셀에서는, 도 35에 도시한 바와 같이, 부유 게이트의 측면과 메모리 셀의 확산층 간에 발생하는 부유 게이트 프린지 용량 결합(FG 프린지 결합)이 존재한다. FG 프린지의 특징은, 미세화하여도 그 크기가 변하지 않는 점이다. 이는, 전극 간 절연막 용량 및 터널 절연막 용량이 미세화와 함께 대향 면적이 좁아져서, 감소하는 것과 대조적이다. 이 때문에, 미세화와 함 께 FG 프린지의 기여가 상대적으로 커져 온다.
FG 프린지 결합은, 기판과 부유 게이트와의 용량 결합에 기여하므로, FG 프린지의 비율이 커지면 부유 게이트와 제어 게이트 사이의 용량 결합이 상대적으로 낮아져서, 용량 결합비의 저하를 야기한다. 용량 결합비의 저하는, 전극 간 절연막에 대하여 기판과 부유 게이트 간의 터널 절연막에 걸리는 전계의 비를 저하시키므로, 결과적으로 전극 간 절연막 리크를 증대시킨다.
일반적으로, 도 36에 도시한 바와 같이, 정상적으로 기입이 행해지기 위해서는, 터널 절연막에 10㎹/㎝ 이상의 전계가 인가되고, 전극 간 절연막에 인가되는 전계가 3㎹/㎝ 이하로 억제되는 것이 필요하다. 용량 결합비가 낮아지면, 터널 절연막과 전극 간 절연막의 전계 분배의 관계가 변화되어, 터널 절연막의 전계가 저하하고, 전극 간 절연막의 전계가 증대한다. 이와 같이, FG 프린지가 어떻게 용량 결합비에 영향을 미칠지가 중요한 문제인 것을 알 수 있다.
여기서, FG 프린지와 미세화의 관계에 대하여 설명해 둔다. 터널 절연막의 용량은 게이트 면적에 비례하고 있어, 미세화와 함께 게이트 길이의 2승의 비율로 감소한다. 이는 FG 프린지 결합의 감소보다 훨씬 빠른 비율이다. 따라서, 선폭이 55㎚ 이후인 세대에서는 FG 프린지 결합의 용량 결합비에서의 영향을 무시할 수 없게 된다.
다음으로, FG 프린지 이외의 기입 효율을 저하시키는 요인에 대하여 설명한다. 도 37에 도시한 바와 같이, 기입 시에는 부유 게이트와 터널 절연막의 계면에 공핍층이 생기고, 이것이 터널 절연막의 전계를 저하시켜서 기입 효율을 손상하는 한 요인으로 되고 있다.
여기서, 공핍층의 영향에 대하여 생각한다. 도 38은, n+ 폴리실리콘에서의 공핍층을 도시한 것이다. 실리콘 기판과 달리, 페르미 준위가 전도대 내에 있기 때문에, 폴리실리콘 표면에서 밴드가 구부러져도 전자가 완전하게는 없어지지 않는 영역(불완전 공핍층(Incomplete depletion))이 남아 있다. 그리고, 이 불완전 공핍층과 터널 절연막 사이에, 완전하게 공핍화한 완전 공핍층(Complete depletion)이 존재한다. 그러나, 실제로는, 이 완전 공핍층 폭이 현저하게 작기 때문에, n+ 폴리실리콘의 공핍층은, 불완전 공핍층에 지배된다(문헌(H. Watanabe, IEEE TED 52, 2265, 2005) 참조). 여기에서 주의해야만 하는 것은, 통상의 실리콘에서 이용되는 공핍 근사는 완전 공핍화를 가정하고 있으므로, n+ 폴리실리콘의 공핍층의 폭을 과소 평가하게 되는 것이다. 이 때문에, 기입 시에 발생하는 부유 게이트의 공핍층도 과소 평가되어 있었던 것이다. 즉, 도 37에 도시한 바와 같이, 부유 게이트의 공핍층에 의한 터널 절연막의 전계의 저하는, 지금까지 무시되고 있었지만, 미세화에 의해 기입 마진이 작아지면, 깔끔히 제거해야만 하는 위험 인자로 된다.
계속하여, 축적층의 영향에 대하여 생각한다. n+ 폴리실리콘의 부유 게이트(축적층)는, 볼쯔만 근사를 기초로 한 종래의 사고방식에서는 완전히 무시되고 있었다. 이는, n+ 폴리실리콘의 도너 농도가 매우 높아, n+ 폴리실리콘의 표면에서 밴드가 조금이라도 구부러지면, 전하가 지수 함수적으로 축적되어, 실제로는 거의 구부러지지 않을 것이라고 생각되었기 때문이다. 그러나, 본 발명자들 중 한사람이, 문헌(H. Watanabe et al, Ext. Abs. SSDM, 504, 2005)에서, 이 사고방식이 틀린 것을 설명하였다. 도 39의 (a), 도 39의 (b)에 도시한 바와 같이, n+ 폴리실리콘에서는 축적층 폭이 좁아, 양자 배타 효과에 의해 지수 함수적인 전자의 축적은 일어나지 않는다. 그 대신에, 밴드의 구부러짐이 지금까지 예상되고 있던 것 보다 훨씬 커져서, 밴드의 구부러짐에 따라서 전자의 상태 밀도가 평방근 함수적으로 증대한다. 이와 같이, 지수 함수가 아니고, 평방근 함수로 전하가 축적되기 때문에, n+ 폴리실리콘 표면의 축적층을 약한 축적층이라고 부를 수 있다. 도 40에는, 기입 시에 발생하는 부유 게이트와 전극 간 절연막의 계면에 형성되는 약한 축적층이, 전극 간 절연막의 터널 배리어를 저하시키는 것을 나타내고 있다. 이는, 전극 간 절연막 리크를 지수 함수적으로 증대시켜서, 기입 효율을 대폭 저감한다.
이와 같이, 불완전 공핍층은 터널 절연막의 전계를 저하시키고, FG 프린지는 용량 결합비를 저하시켜서, 기입 시에 터널 절연막에 흐르는 주입 전류가 저하한다. 또한, 부유 게이트와 전극 간 절연막의 계면에 형성되는 약한 축적층은, 전극 간 절연막 리크를 증대시킨다. 기입은, 이 주입 전류와 전극 간 절연막 리크의 차로 행해지므로, 어느 것도 기입 효율을 현저하게 저하시킨다. 즉, 55㎚ 세대 이후의 NAND형 플래시에서는, 미세화와 함께 기입 효율의 저감이 심각한 문제이다.
이 문제를 한번에 해결하는 유력한 수단은, 터널 절연막을 박막화하는 것이다. 터널 절연막의 박막화는, 일견 용량 결합비를 더 저하시킬 것 같이 생각될지 도 모르지만, 그 이상으로 터널 절연막에 흐르는 주입 전류의 증대의 효과가 커서, 미세화에 의한 기입 효율의 저하를 억제해 준다. 그 반면에, 소거 시에 기판 계면 부근에 생기는 전자 트랩의 영향으로, 도 41에 도시한 바와 같이, 인듀런스 특성이 악화한다.
계속하여, 인듀런스의 악화의 메카니즘을, 도 42를 참조하여 설명한다. 소거 시, 부유 게이트로부터 터널 절연막을 통하여 실리콘 기판에 전자가 빠져나갈 때에, (예를 들면, 순수한 SiO2로 이루어지는) 터널 절연막과 기판의 계면 부근에서 터널 전자가 가속되어 핫 일렉트론으로 된다. 이 핫 일렉트론이 Si-O-H 결합을 절단하여 댕글링 본드를 생성한다.
종래에는, 터널 절연막을 10㎚ 부근까지 두껍게 유지해 둠으로써, 인듀런스 특성의 악화를 방지하였다. 그러나, 전술한 바와 같이, 미세화와 함께 FG 프린지의 영향으로부터 용량 결합비가 감소하여, 기입 효율이 저하해 오면, 터널 절연막의 박막화가 요구되어 온다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로서, 박막화하여도 기입/소거를 반복할 때의 내성(인듀런스(endurance) 특성)이 악화하지 않는 터널 절연막을 갖는 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 실리콘 산질화층, 실리콘 질화층, 및 제2 실리콘 산질 화층의 적층 구조를 갖는 실리콘 산질화막과, 상기 실리콘 산질화막 상에 형성된 실리콘 리치한 실리콘 산화막을 구비한 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트를 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 따른 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되고, 제1 실리콘 산질화층, 실리콘 질화층, 및 제2 실리콘 산질화층의 적층 구조를 갖는 실리콘 산질화막과, 상기 실리콘 산질화막 상에 형성된 실리콘 산화막을 구비하고, 상기 실리콘 산화막과, 상기 제2 실리콘 산질화층을 합한 막 두께가, 실리콘과 수산기의 결합 에너지를 상기 제1 절연막에 걸리는 전계와 소전하로 나눈 것과 동등하거나, 혹은 보다 큰 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트를 구비한 것을 특징으로 한다.
또한, 본 발명의 제3 양태에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이며 또한 전체압이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화층을 형성하는 공정과, 표면에 상기 질화층이 형성된 상기 반도체 기판을, 산화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제2 희석 가스를 포함하는 분위기 속에 두고, 상기 반도체 기판과 상기 질화층 사이 에 제1 산질화층을 형성함과 함께 상기 질화층의 표면에 제2 산질화층을 형성하는 공정과, 상기 제2 산질화층 상에 CVD법에 의해 산화막을 퇴적함으로써, 상기 제1 산질화층, 상기 질화층, 상기 제2 산질화층, 및 상기 산화막의 적층 구조의 터널 절연막을 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 박막화하여도 기입/소거를 반복했을 때의 내성(인듀런스(endurance) 특성)이 악화하지 않는 터널 절연막을 갖는 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다. 또한, 본 발명은, 이하의 실시 형태에 한정되는 것은 아니고 여러 가지 연구하여 이용할 수 있다. 또한, 각 실시 형태에서는, FG형 및 MONOS형의 메모리 디바이스 단체에 대하여 설명하지만, 본 발명은, 그 밖의 인듀런스 특성이 요구되는 메모리 디바이스 단체에 대해서도 적용할 수 있다. 또한, 이들 메모리 디바이스가 집적화한 메모리 회로나, 메모리 회로 외에 로직 회로 등이 혼재된 시스템 LSI 등도 본 발명의 범위 내이다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 반도체 기억 장치를, 도 1을 참조하여 설명한다. 본 실시 형태의 반도체 기억 장치는, 복수의 메모리 셀을 갖고, 각 메모리 셀의 단면을 도 1에 도시한다. 본 실시 형태에 따른 메모리 셀은, 실리콘 기판(2) 에 이격하여 형성된 소스 영역(4a) 및 드레인 영역(4b)과, 소스 영역(4a)과 드레인 영역(4b) 사이의 실리콘 기판 상에 형성된 터널 절연막(6)과, 이 터널 절연막(6) 상에 형성된 폴리실리콘으로 이루어지는 부유 게이트(12)와, 이 부유 게이트(12) 상에 형성된 전극 간 절연막(14)과, 이 전극 간 절연막(14) 상에 형성된 제어 게이트(16)를 구비하고 있다. 터널 절연막(6)은, 실리콘 질화층(8a) 및 이 실리콘 질화층(8a)을 사이에 두도록 형성된 실리콘 산질화층(8b, 8c)의 적층 구조인 실리콘 산질화막(8)과, CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막(10)을 구비하고 있다. 또한, 실리콘 산화막(10)은 CVD법에 의해 형성되어 있기 때문에, 그대로라면 실리콘 리치한 산화막으로 되어 있다. 물론, 더 산화를 진행시켜서 SiO2, 혹은 산소 리치한 실리콘 산화막으로 하는 것도 가능하다. 또한, 부유 게이트는 다결정 실리콘으로 형성되어 있고, 전하를 축적한다.
부유 게이트(12) 및 터널 절연막(6)의 막면에 수직 방향의 단면에서의 에너지 밴드를 도 2의 (a)에 도시하고, 터널 절연막의 질소 프로파일을 도 2의 (b)에 도시한다.
본 실시 형태에 따른 터널 절연막(6)의 실리콘 질화층(8a)은, 도 2의 (b)에 도시한 바와 같이, 실리콘 기판과의 계면 부근에 존재하고, 질소(N)의 샤프한 프로파일을 갖고 있다. 이 실리콘 질화층(8a)에는, Si-N 결합이 형성되어 있고, Si-O-H 결합이 거의 존재하지 않는다. 이 때문에, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또한, 이 실리콘 질화층(8a)은, 층 두께가 0.3㎚ 정도로서, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층(8a)은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(8b, 8c)의 질소 농도는 최대로도 10% 이하로 억제되어 있다. 이는 실리콘 질화층(8a) 내에서는 강고한 Si-N 결합이 형성되어 있기 때문에, 산소는 댕글링 본드가 남아 있는 실리콘 질화층(8a)의 표면(표면은 이상적인 벌크에서의 구조와는 다르기 때문에, 결함이 생기기 쉬움), 및 실리콘 질화층(8a)을 빠져나가서 Si 기판과 반응하기 때문이다. 이에 의해, 실리콘 산질화층(8b, 8c)은 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다.
실리콘 산질화막(8)의 원자 배열의 모식도를 도 3의 (a)에 도시하고, Si3N4 층의 기본 유닛 구조를 도 3의 (b)에 도시한다. 이 도 3의 (a)는 막면에 수직 방향의 단면에서의 원자 배열을 나타내고 있으므로, 도 3의 (a) 내에서는, Si의 결합 수가 3개만 표시되고 있다. 또한, N의 결합수가 2개만 표시되어 있는 원자도 있다. 그러나, Si 또는 N의 나머지 1개의 결합수는 지면에 수직한 방향으로 존재하고 있어, 도 3의 (a) 내에는 표시되어 있지 않다.
또한, 실리콘 질화층(8a)은, 실리콘 산질화막(8)과 실리콘 기판(2)과의 계면에 접해 있으면 안되며, 실리콘 기판(2)과의 사이에 실리콘 산질화층(8b)이 필요하게 된다. 왜냐하면, 실리콘 산질화층(8b)이 없으면, 실리콘 산질화막(8) 내의 고정 전하가 채널(소스 영역(4a)과 드레인 영역(4b) 사이의 실리콘 기판)에 흐르는 캐리어를 리모트 쿨롱 산란하기 때문에, 전자의 모빌리티가 저하하게 되기 때문이다. 이를, 도 4를 참조하여 이하에 설명한다.
도 4는, 실리콘 산질화막(8) 내의 계면 SiO2층(8b)의 층 두께를 일정하게 하고, 실리콘 산질화막(8) 내의 고정 전하 밀도를 바꾼 경우의, 단일의 SiO2층으로 이루어지는 SiO2막의 Gmmax(최대 상호 컨덕턴스: 전자의 모빌리티를 반영하고 있음)에 대한 상기 실리콘 산질화막의 Gmmax와의 비(상대 Gmmax)의 특성에 대하여 나타내고 있다. 도 4로부터 알 수 있는 바와 같이, 고정 전하 밀도가 커짐에 따라서, 최대 상호 컨덕턴스 Gmmax가 크게 저하하고 있는 것을 알 수 있다. 또한 계면 SiO2층(8b)의 층 두께가 얇아질수록 그 저하량이 커지고 있는 것을 알 수 있다. 이는, 실리콘 산질화막(8) 내의 고정 전하의 분포가 상기 계면에 근접할수록, 캐리어에 부여하는, 고정 전하의 리모트 쿨롱 산란의 영향이 커지기 때문이다. 또한, 도 4로부터 알 수 있는 바와 같이, 단일의 SiO2층으로 이루어지는 SiO2막과 동일한 Gmmax(즉, 상대 Gmmax가 100)를 얻기 위해서는, SiO2층의 층 두께가 1㎚일 때, 고정 전하 밀도가 2×1011㎝-2 이하인 것이 필요하다. 이는, SiO2층의 층 두께가 1㎚일 때의 4개의 데이터(흰 삼각형으로 표시)로부터 최소 이승법으로 구한 직선(도시하지 않음)이, 상 대 Gmmax가 100일 때의 고정 전하 밀도로부터 얻은 값이다.
또한, 도 4의 관계로부터, 임의의 막 내 고정 전하 밀도에서의 계면 SiO2층의 층 두께와, 그 때의 상대 Gm의 값을 구할 수 있다. 예를 들면, 막 내 고정 전하 밀도가 2×1011㎝-2일 때는, 계면층 두께가 0.7㎚일 때에는 93% 정도이지만, 1㎚이면 100% 정도로 되는 것을 읽어낼 수 있다. 또한, 8×1011㎝-2일 때에는, SiO2층의 층 두께가 0.7㎚일 때에는 88% 정도로 되고, 1㎚이면 95% 정도로 되는 것을 읽어낼 수 있다. 그리고 이 경향으로부터, 8×1011㎝-2일 때에 Gm을 100%로 하기 위해서는 SiO2층의 층 두께로서 1.3㎚ 정도 필요한 것을 읽어낼 수 있는 것이다.
도 5는, 이와 같이 하여 구한 실리콘 산질화막(8) 내의 고정 전하 밀도와, 고정 전하의 리모트 쿨롱 산란의 영향을 배제하기 위하여(상호 컨덕턴스의 저하를 배제하기 위하여) 필요한 상기 계면 SiO2층(8b)의 층 두께와의 관계를 나타낸 것이다. 리모트 쿨롱 산란의 영향을 배제하는 것은, 단일의 SiO2층으로 이루어지는 SiO2막과 동일한 Gmmax(즉, 상대 Gmmax가 100)를 얻는 것을 의미한다. 이 도면으로부터, 막 내 고정 전하 밀도가 높을수록, 리모트 쿨롱 산란의 영향을 회피하기 위한 계면 SiO2층의 층 두께는 두꺼워지는 것을 알 수 있다. 그러나, 기입 전계의 문제와, 산질화막 내의 고정 전하에 의한 리모트 쿨롱 산란의 영향을 배제하기 위해, 계면 SiO2층의 층 두께에는 상한과 하한이 있다. 그것을 다음에 설명한다.
도 43에 도시한 바와 같이, 기입된 전자가 FN 터널링에 의해 뽑아내어지고 있을 때(데이터가 소거되고 있을 때)에는 전계 F가 가해지고 있고, 터널막의 막 두께를 Tox, 터널막 내의 임의의 위치를 기판으로부터 Y[㎚]인 것으로 하면, 위치 Y에서 FN 터널해 온 전자가 갖는 운동 에너지는 qF(Tox-Y)로 된다. Si-OH의 결합 에너지를 Δ로 하면, 댕글링 본드가 가능한 조건은 qF(Tox-Y)≥Δ로 된다. Y에 대하여 풀면, Y≤Tox-Δ/(qF)로 된다. 즉, 계면으로부터 Tox-Δ/(qF) 이내에 존재하는 Si-OH 결합이 댕글링 본드로 변화되는 것이다. 다시 말하여, 터널막과 부유 게이트(혹은 전하 축적층)의 계면으로부터, Δ/(qF)만큼 터널막 내부로 들어간 곳으로부터 기판 계면까지가, 그 영역에 존재하는 Si-OH 결합이 댕글링 본드로 변화될 수 있는 바이탈 에리어로 된다. 따라서, 이 영역 내의 결합을 질소로 강화하면 된다. 한편, Δ/(qF)는, 실리콘 산화막(10)과 실리콘 산질화층(8c)을 합한 막 두께와 동등하거나, 혹은, 작다. 따라서, 실리콘 질화층(8a)이, 절연막(6)과 전하 축적층(12)의 계면으로부터, 적어도, 실리콘과 수산기의 결합 에너지를 절연막(6)에 걸리는 전계 F와 소전하 q로 나눈 분만큼, 이격되어 있다. 또한, 실리콘 산질화층(8b) 또는 실리콘 산질화층(8c)에 F(불소) 또는 중수소 등이 포함되어 있어도 된다.
그런데, 결합을 질소로 강화하는 영역은, 전계(F)를 약하게 하면 좁아지는 한편, 전계를 약하게 하면 애당초 기입을 할 수 없게 되기 때문에, 기입을 실현하 는 최저의 전계 Fmin을 이용하면, Y의 상한을 Δ와 Tox만의 함수로 구할 수 있게 된다. 이와 같이 하여, 예를 들면, Tox를 6㎚, Δ를 3.6eV, Fmin을 10㎹/㎠로 하면, Ymax는 1.6㎚로 된다. 즉, 기판 계면으로부터 Ymax=1.6㎚의 범위가 댕글링 본드가 생기는 바이탈 에리어로 되므로 이 영역을 전면적으로 질화막으로 하면 된다. 그러나, 고정 전하에 의한 리모트 쿨롱 산란에 의해 Gm이 감소하기 때문에 극력 계면의 SiO2층의 층 두께는 두껍게 할 필요가 있다. 질화층은 단위층 두께가 0.3㎚ 정도이므로, 1.3㎚(=1.6-0.3)가 계면 SiO2층의 층 두께의 상한으로 된다. 그리고, 리모트 쿨롱 산란의 영향을 억제하면서 1.3㎚ 이하의 SiO2층의 층 두께를 실현하기 위해서는, 도 5로부터 고정 전하 밀도의 상한은 8×1011㎝-2 이하로 하는 것이다. 이들 값은, 물론, Fmin이나 Tox에 따라서 변화된다. 전술한 값은, 어디까지나 전형적인 경우의 수치이다. 또한, 실리콘과 수산기의 결합 에너지는, 이 결합이 존재하는 물질로부터의 영향을 받아 변화될 수 있다. 본 실시 형태의 터널막을 제조하는 프로세스 조건 하에서는, 대략 3.6eV이다.
다음으로, 계면 SiO2층의 층 두께의 하한에 대하여 설명한다. 전술한 바와 같이 희석 가스의 분압과 질화 가스의 분압의 합과, 질화 가스의 분압과의 비가 5 이상이며 또한 전체압이 40Torr 이하인 분위기 속에서 형성한 경우에는(구체적으로는, 희석 가스로서 분압 30Torr의 N2와, 질화 가스로서 분압 0.03Torr의 NH3과의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 700℃로 설정하여 100초간 유지한 경 우에는), 산화 후의 산질화막 내의 고정 전하 밀도를 2.0×1011㎝- 2정도까지 내릴 수 있는 것을 우리들은 발견하였다. 이는 반대로, 리모트 쿨롱 산란을 억제하기 위해서는 계면 SiO2층의 층 두께는 0.85㎚ 필요한 것을 의미하고 있다. 따라서, 0.85㎚가 계면 SiO2층의 층 두께의 하한으로 되는 것이다. 즉, 실리콘 질화층(8a)이, 반도체 기판(2)으로부터 0.85㎚ 이상 이격되어 있게 된다.
여기서 고정 전하 밀도의 제어 방법에 대하여 설명해 둔다. 실리콘 산질화막(8) 내의 고정 전하 밀도는, Si-N 결합이 끊어져 생성한 댕글링 본드의 밀도에 비례한다. 그리고, 댕글링 본드의 밀도는, Si-N 결합의 밀도와, 댕글링 본드의 생성율과의 곱에 비례한다. 특히, Si-N 결합의 수가 그다지 크게 변하지 않으면, 댕글링 본드의 생성율에 크게 의존한다. 따라서, 실리콘 산질화막(8) 내의 고정 전하 밀도를 제어하는 경우, 댕글링 본드의 생성율을 제어하면 된다. 이를 제어하기 위해서는, 전술한 바와 같이 질화 시의 온도와 질화 가스의 압력을 컨트롤하면 된다. 예를 들면 Ymax로부터 구하는 고정 전하 밀도의 상한 8×1011㎝-2일 때의 생성율은 2.0×10-4(=8.0×1011㎝-2/4.0×1015㎝-2)인데, 이를 실현하기 위한 조건은 질화 온도가 700℃, 질화 가스의 분압과의 비가 5이고 또한 전체압이 40Torr인 분위기 속에서 질화막을 형성한 경우이다. 여기에서, 값 4.0×1015㎝-2는 실리콘 질화막 내의 Si-N 결합의 밀도이다. 또한, 하한인 고정 전하 밀도는 2.0×1011㎝-2일 때의 생성율은 0.5×10-4(=2.0×1011㎝-2/4.0×1015㎝-2)인데, 이를 실현하기 위한 조건은 질화 온도가 700℃, 질화 가스의 분압과의 비가 1000이며 또한 전체압이 30Torr인 분위기 속에서 질화막을 형성한 경우이다. 즉, 본 실시예에서 실현하고 있는 생성율(=고정 전하 밀도/Si-N 결합의 밀도)이 0.5×10-4 이상 2.0×10-4 이하로 되도록 고정 전하 밀도를 제어하기 위해서는, 질화 온도, 그리고 질화 가스의 희석비와 전체압을 제어하는 것이 유효하다.
또한, 실리콘 산질화막(8) 내의 고정 전하 밀도가 2.0×1011㎝-2일 때 필요로 되는 계면 SiO2층(8b)의 층 두께는 0.85㎚ 이상인 것이 필요하다고 읽어낼 수 있는 것인데, 이것으로부터는 실리콘 산질화막(8)과 실리콘 기판(2)의 계면으로부터 실리콘 질화층(8a)의 층 두께의 중심까지의 거리 h(도 1 참조)는, 실리콘 질화층(8a)의 층 두께가 0.3㎚ 정도이기 때문에, 1.0㎚(=0.85㎚+0.15㎚)∼1.45㎚(1.3㎚+0.15㎚)로 된다. 즉, 실리콘 산질화층(8b)과 실리콘 산질화층(8c)의 층 두께가 동일하면 실리콘 산질화막(8)의 막 두께는 2.0㎚∼2.9㎚로 된다.
또한, 본 실시 형태에서, 실리콘 산질화막(8) 내의 고정 전하 밀도 x와, 상호 컨덕턴스의 저하를 배제하기 위해 필요한 상기 계면 SiO2층(8b)의 층 두께 y는, 다음의 관계식을 만족한다.
Figure 112008005619126-pat00001
여기서, Ln은, 자연대수이며, 상수 α, β는, α≤0.35 , β≤8이다. 이 관 계식을 만족하는, 실리콘 산질화막 내의 질소 농도, 계면에서의 산소 농도, 계면 산질화층의 층 두께를 선택하는 것이 필요하다.
본 실시 형태의 반도체 기억 장치의 기입/소거를 반복했을 때의 내성(인듀런스 특성)을 도 6의 그래프 g1로 나타내고, 소거에서의 인듀런스 특성을 도 6의 그래프 g2로 나타낸다. 파선은 비교예의 인듀런스 특성을 나타내는 그래프이다. 이 비교예는, 본 실시 형태의 반도체 기억 장치에서 터널 절연막으로서 단일의 SiO2층으로 이루어지는 SiO2막을 이용한 것이다. 이 도 6으로부터 알 수 있는 바와 같이, 본 실시 형태의 반도체 기억 장치에 따르면, 인듀런스 특성의 악화를 방지할 수 있다.
다음으로 본 실시 형태의 반도체 기억 장치의 제조 방법을, 도 1을 참조하여 설명한다.
우선, 원하는 불순물을 도핑한 기판(2)을 준비한다. 다음으로, 적당한 표면 처리를 실시한 후, 전술한 양질의 실리콘 산질화막(8)을 형성한다. 이 양질의 실리콘 산질화막(8)의 형성 방법의 상세는 후술하는 실시 형태에서 설명한다. 본 실시 형태에서는 실리콘 산질화막(8)의 막 두께는 2㎚ 정도로 하고 있다. 계속하여, CVD법에 의해 실리콘 산화막(10)을 2㎚∼6㎚ 정도 형성한다. 여기에서, CVD에 의해 형성되는 산화막(10)을 너무 두껍게 하면, 종래의 터널 산화막(막 두께가 약 10㎚)에 비하여 박막화할 수 없게 된다. 또한, 너무 얇게 하면, 이번에는 데이터 유지 특성이 악화하게 되므로, 본 실시 형태에서는, 2㎚∼6㎚로 하였다. 이와 같이, 본 실시 형태에서는, CVD에 의한 산화막(10)을 이용하여, 전체의 터널 절연막(6)의 막 두께를 조정할 수 있다. 이 막 두께의 조정은 현대의 반도체 프로세스에서, 비교적 간단히 행할 수 있다. 따라서, 본 실시 형태에서는, 터널 절연막(6)의 바람직한 막 두께는, 4㎚(=2㎚+2㎚)∼8.9㎚(2.9㎚+6㎚)로 된다.
계속하여, 부유 게이트용의 폴리실리콘막(12)을 형성한다. 그 후, 통상의 NAND형 플래시 메모리의 제조 프로세스를 이용하여, 전극 간 절연막(14), 제어 게이트(16)를 순차적으로 형성한다. 또한, 전극 간 절연막(14)으로서는, 산화막, 질화막을 포함하는 적층막, 고유전체막, 고유전체를 포함하는 적층막 모두를 사용할 수 있다. 또한, 제어 게이트(16)로서, 폴리실리콘, 실리사이드, 메탈 등 어느 것을 사용하여도 된다. 그 후, 터널 절연막(6), 부유 게이트(12), 전극 간 절연막(14), 제어 게이트(16)를 게이트 형상으로 패터닝하고, 그 후, 필요에 따라, 게이트의 양측의 실리콘 기판에 불순물을 주입함으로써, 소스 영역(4a) 및 드레인 영역(4b)을 형성한다.
본 실시 형태에 따른 실리콘 산질화막(8)의 질소 농도의 프로파일의 측정 결과를 도 7의 흑 사각으로 나타낸다. 본 실시 형태에 따른 실리콘 산질화막(8)의 형성에는 후술하는 바와 같이, 열처리가 필요하다. 비교를 위해, 열처리를 행하지 않았던 경우의 실리콘 산질화막의 질소 농도의 프로파일의 측정 결과를 도 7의 흰 사각으로 나타낸다. 도 7로부터 알 수 있는 바와 같이, 본 실시 형태의 실리콘 산질화막(8)에서는, 실리콘 기판과의 계면으로부터 1㎚의 사이에, 질소가 존재하지 않는 계면 SiO2층(8b)이 있고, 그 후, 산소 농도가 제로인 영역(실리콘 질화층(8a))을 사이에 두고, 산소가 많은 층이 존재하여, 전체의 물리 막두께가 2㎚∼2.9㎚ 정도로 되어 있다. 이와 같이, 본 실시 형태에서는, 표면측(부유 게이트측)에도 질소가 없는 산화층이 형성되어 있는 것이 중요한 점이다. 그것은, 이 위에 CVD로 형성하는 산화막(14)과의 사이에서 전자 트랩을 발생시키지 않기 위함이다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 박막화하여도 기입/소거를 반복했을 때의 내성(인듀런스 특성)이 악화하지 않는 터널 절연막을 갖는 반도체 기억 장치를 제공할 수 있다.
[제2 실시 형태]
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법에 의해 제조되는 반도체 기억 장치는, FG(플로팅 게이트)형의 불휘발성 메모리로서, 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리의 제조 방법에 대하여 도 8의 (a) 내지 도 15의 (b)를 참조하여 설명한다. 도 8의 (a) 내지 도 15의 (b)는, 본 실시 형태의 제조 방법의 제조 공정 단면도로서, 각 도면의 (a)와, 도면의 (b)는 서로 직교하는 단면을 도시하고 있다.
우선, 도 8의 (a), 도 8의 (b)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(32)을 희HF 처리하고, 실리콘 기판(32)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(32)을 성막 장치의 챔버에 둔다. 계속하여, 챔버 내의 분위기를, 제조 프로세스 내에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판의 온도를 700℃로까지 올려서, 실리콘 기판으로부터 수소를 완전히 탈리시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3으로 하고, 실리콘 기판의 표면을 700℃로 하여 100초간 유지한다. 이에 의해, 도 9의 (a), 도 9의 (b)에 도시한 바와 같이, 실리콘 기판(32) 상에 실리콘 질화층(34a)이 형성된다. 즉, 본 실시 형태의 제조 방법에서는, 실리콘 질화층(34a)의 형성에는, N2 가스에 의해 희석된 질화 가스 NH3이 이용되고 있다. 이와 같이 질화 가스 NH3을 희석 가스 N2에 의해 희석함으로써, 결함이 없고 양질이며 또한 산화 후에 Si-O-H 결합의 기원으로 될 수 있는 Si-N-H 결합이 거의 존재하지 않는 실리콘 질화층(34a)을 형성할 수 있다. 이 형성 방법은, 본 발명자 등에 의해 발명되어, 특허 출원되어 있다(일본 특원 2006-176863호).
다음으로, 실리콘 기판(32)의 온도를 850℃까지 상승시켜서 그대로 유지한다. 계속하여, 실리콘 기판(32)의 온도를 850℃로 유지한 채, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 300초간 유지한다. 이에 의해, 도 10의 (a), 도 10의 (b)에 도시한 바와 같이, 실리콘 기판(32)과 실리콘 질화층(34a) 사이에 산소가 포함된 실리콘 산질화층(34b)이, 실리콘 질화층(34a)의 표면에 산소가 포함된 실리콘 산질화층(34c)이 형성되고, 실리콘 산질화 층(34b), 실리콘 질화층(34a), 실리콘 산질화층(34c)으로 이루어지는 터널 절연막(34)이 형성된다. 또한, 이 터널 절연막(34)과 동일한 제법에 의해 제1 실시 형태의 실리콘 산질화막(8)은 제조할 수 있다.
그 후, 부유 게이트 전극으로 되는 두께 60㎚의 인 도프의 다결정 실리콘층(36), 소자 분리 가공을 위한 마스크재(37)를 순차적으로, CVD(Chemical Vapor Deposition)법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE(Reactive Ion Etching)법에 의해, 마스크재(37), 다결정 실리콘층(36), 터널 절연막(34)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭하여, 깊이 100㎚의 소자 분리홈(38)을 형성하였다(도 11의 (a), 도 11의 (b) 참조).
다음으로, 전체면에 소자 분리용의 실리콘 산화막(39)을 퇴적하여, 소자 분리 홈(38)을 완전히 매립하고, 그 후, 표면 부분의 실리콘 산화막(39)을 CMP(Chemical Mechanical Polishing)법으로 제거하여, 표면을 평탄화하였다. 이 때, 마스크재(37)가 노출한다(도 12의 (a), 도 12의 (b) 참조).
다음으로, 노출한 마스크재(37)를 선택적으로 에칭 제거한 후, 실리콘 산화막(39)의 노출 표면을 희불산 용액으로 에칭 제거하고, 다결정 실리콘층(36)의 측면(40)의 일부를 노출시켰다. 그 후, 전체면에 전극 간 절연막으로 되는 두께 15㎚의 알루미나막을 ALD(Atomic Layer Deposition)법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나막과 다결정 실리콘층(36)의 계면에는, 매우 얇은 실리콘 산화층이 형성되어, 알루미나막/실리콘 산화층으로 이루어지 는 2층 구조의 두께 16㎚의 전극 간 절연막(41)이 형성되었다(도 13의 (a), 도 13의 (b) 참조).
다음으로, 제어 게이트로 되는 텅스텐 실리사이드층/다결정 실리콘층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(42)을 CVD법으로 순차적으로 퇴적하고, 또한, RIE의 마스크재(43)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 마스크재(43), 도전층(42), 전극 간 절연막(41), 다결정 실리콘층(36), 터널 절연막(34)을 순차적으로 에칭 가공하여, 워드 선 방향의 슬릿부(44)를 형성하였다. 이에 의해, 부유 게이트로 되는 다결정 실리콘층(36) 및 제어 게이트로 되는 도전층(42)의 형상이 확정된다(도 14의 (a), 도 14의 (b) 참조).
마지막으로, 노출면에 전극 측벽 산화막이라고 불리는 실리콘 산화막(45)을 열 산화법으로 형성한 후, 이온 주입법을 이용하여 소스/드레인 확산층(47)을 형성하고, 또한, 전체면을 덮도록 층간 절연막(49)을 CVD법으로 형성하였다. 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 메모리 셀이 완성된다(도 15의 (a), 도 15의 (b) 참조).
또한, 이와 같이 하여 형성된 터널 절연막의 실리콘 질화층(34a)에서는, Si-N 결합이 강해져 있다. 본 실시 형태의 제조 방법과 같이, Si-N 결합을 강하게 하는 프로세스를 이용함으로써, 이하에 도시한 바와 같이, 전하 유지 특성의 개선도 기대할 수 있다. 예를 들면, 도 16, 도 17에, 실리콘 산질화막의 형성 조건의 상위에 의한 SILC(Stress Induced Leakage Current) 특성의 차이에 대하여 나타낸다. 도 16은 막 두께가 2㎚인 실리콘 산질화막(SiON막)을 만들었을 때의 막 내 질소 프로파일을 나타내고, 「결함이 많은 질화층 베이스」란 실리콘 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 실리콘 질화층을 산화하여 형성한 SiON막이며, 「결함이 적은 질화층 베이스」란, 본 실시 형태에서 설명한 바와 같이, 실리콘 기판을 700℃, 분압 30Torr의 N2, 분압 0.03Torr의 NH3에서 형성한 결함이 적은 실리콘 질화층을 산화하여 형성한 SiON막이다. 그리고, 이 때 SiON막의 J-V 특성을 도 17에 도시한다. 도 17의 횡축은 게이트 전압 Vg이며, 종축은 리크 전류 Jg이다. 도 17로부터 알 수 있는 바와 같이, 결함이 적은 실리콘 질화층을 형성함으로써, 전체적으로 리크 전류가 감소하고 있다.
도 18은 도 16, 도 17에서 도시한 막 두께 2㎚의 SiON막 상에 3㎚의 SiO2막을 퇴적한 절연막의 J-V 특성을 나타내고 있다. 도 18로부터 알 수 있는 바와 같이, 실리콘 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 실리콘 질화층을 베이스로 하여 형성한 SiON막보다도, 본 실시 형태와 같이 결함이 적은 실리콘 질화층을 형성하고, 그것을 베이스로 하여 형성한 SiON막을 기판 계면측에 배치함으로써, 저전압 영역에서의 리크 전류가 급격하게 감소하고 있다. 또한, 도 18에서, 횡축은, 게이트 전압 VG와 플랫 밴드 전압 VFB와의 차를 트랜지스터의 전기적 실효막 두께 Teff로 나눈 값을 나타내고, 종축은 리크 전류 Jg를 나타낸다. 횡축(VG-VFB)/Teff는 절연막에 인가된 전계를 나타내고 있다. 이와 같이 한 것은, 터널 절연막 내의 고정 전하의 영향을 배제하고, 순수하게 터널 절연막에 결려 있는 전계 강도에서 절연성을 비교하기 위함이다. 왜냐하면 VFB는 터널 절연막 내의 고정 전하량에 따라서 시프트하기 때문에, 게이트 전압 VG만으로 비교한 경우, 터널 절연막에 인가되어 있는 전계를 잘못 예상하게 되기 때문이다.
도 19에, SILC 특성의 변화에 의한 메모리 셀의 전하 유지 특성을 나타낸다. 도 19로부터 알 수 있는 바와 같이, 결함이 적은 고품질의 질화층을 형성함으로써 저전압 스트레스 하에서의 리크 전류가 감소하여, 전하 유지 특성이 대폭 향상하고 있다. 이들 결과는, Si와 N의 네트워크를 확실히 형성함으로써 기입/소거 시의 결함의 발생이 억제되어, 벌크 내의 리크 패스의 발생 빈도가 감소하기 때문이다.
즉, 본 실시 형태의 제조 방법을 이용함으로써, 결함이 적고 신뢰성이 높은 실리콘 산질화막(SiON막)을 형성하는 것이 가능하다.
또한, 본 실시 형태의 제조 방법에 의해 제조된 SiON막이 매우 강건한 Si-N 결합을 갖는 것을 나타내는 또 하나의 예를, 도 20을 참조하여 설명한다. 도 20은, 제1 내지 제3 SiON막을 터널 절연막으로서 갖는 pMOS 트랜지스터에서, 상기 제1 내지 제3 SiON막에 각각의 스트레스 전압을 인가했을 때의, 임계값 전압의 스트레스 전압 인가 시간 의존성을 관찰한 그래프, 즉 NBTI(Negative Bias Temperature Instability) 특성을 나타내는 그래프이다. 여기서 제1 SiON막은, 본 실시 형태와 마찬가지로, 분압 30Torr의 N2, 분압 0.03Torr의 NH3, 질화 온도 700℃에서 실리콘 질화층을 형성하고, 그 후 850도에서 산화함으로써 형성한 SiON막이며, 제2 SiON막 은, 분압 30Torr의 N2, 분압 30Torr의 NH3, 질화 온도 700℃에서 실리콘 질화층을 형성하고, 그 후 850도에서 산화함으로써 형성한 SiON막이며, 제3 SiON막은, 실리콘 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 실리콘 질화층을 산화하여 형성한 SiON막이다. 따라서, 제1 SiON막은, 결함이 적고 양질의 실리콘 질화층을 구비하고 있다. 제2 SiON막은, 실리콘 질화층을 형성할 때의 질화 가스가 희석되어 있기 때문에, 결함은 감소하고 있지만, 본 실시 형태의 제조 방법에 제조된 것에 비하여 결함이 많이 존재한다. 제3 SiON막은 예를 들면 실리콘 기판을 실온에서 플라즈마 질화하여 형성한 결함이 많은 실리콘 질화층을 베이스로 하여 형성한 SiON막이다. 도 20으로부터 알 수 있는 바와 같이, 결함이 적은 실리콘 질화층을 형성하고, 또한 실리콘 질화층막 너머로 계면에 SiO2층을 형성하고, 막 내의 결함을 감소시킴으로써, NBTI 특성을 현저하게 개선하고 있다. 이들 결과는, Si와 N의 네트워크를 확실히 형성함으로써 SiON막 내의 결함이 감소하여, 스트레스 인가 시의 새로운 결함의 발생을 억제할 수 있기 때문이다. 즉, 본 실시 형태의 제조 방법을 이용함으로써, 결함이 적고 신뢰성이 높은 SiON막을 형성하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 실리콘 질화층(34a)에는, Si-N 결합이 형성되어 있고, 산화 시에 Si-O-H 결합의 기원으로 될 수 있는 Si-N-H 결합이 거의 존재하지 않는다. 이 때문에, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또 한, 이 실리콘 질화층(34a)은, 층 두께가 0.3㎚ 정도로서, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층(34a)은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(34b, 34c)의 질소 농도는 최대로도 10% 이하로 되어 있고, 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다. 또한, 필요에 따라, 산질화막(34c) 상에 CVD로 2㎚∼6㎚의 실리콘 산화막을 형성하여도 된다.
[제3 실시 형태]
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을, 도 21, 도 22의 (a), 도 22의 (b), 도 22의 (c)를 참조하여 설명한다. 본 실시 형태의 제조 방법은, 도 1에서 설명한 제1 실시 형태에 따른 반도체 기억 장치의 실리콘 산질화막(8)의 제조 방법으로서, 실리콘 기판 상에 질화막을 형성할 때에, 희석 가스를 섞음으로써 종래보다도 막 내의 고정 전하가 적은 실리콘 산질화막을 형성하는 것이다. 도 21에 본 실시 형태에 따른 제조 방법의 제조 수순의 플로우차트를 도시하고, 도 22에 제조 공정 단면도를 도시한다.
실리콘 기판(2)을 희HF 처리하고, 실리콘 기판(2)의 표면을 수소에 의해 종단화한다(도 21의 스텝 S1, 도 22의 (a)). 계속하여, 이 실리콘 기판(2)을 성막용 챔버에 도입한다(스텝 S2). 계속하여, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 질화 가스로서 분압 0.03Torr의 NH3과의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 700℃로 설정하여 100초간 유지한다. 이에 의해, 실리콘 기 판(2) 상에 실리콘 질화층(8a)이 형성된다(스텝 S4, 도 22의 (b)).
계속하여, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(2)의 표면을 950℃로 설정하여 300초간 유지한다(스텝 S5, S6). 이에 의해, 실리콘 질화층(8a) 내의 댕글링 본드가 질소 원자와 결합하여, 실리콘 질화층(8a) 내에서 안정된 Si-N 결합이 구성된다.
계속하여, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 산화 가스로서 분압 3Torr의 O2와의 혼합 분위기로 하고, 실리콘 기판(1)의 표면을 850℃로 설정하여 300초간 유지한다(스텝 S7, S8). 이에 의해, 실리콘 기판(2)과 실리콘 질화층(8a) 사이에 산소가 포함된 실리콘 산질화층(8b)이, 실리콘 질화층(8a)의 표면에 산소가 포함된 실리콘 산질화층(8c)이 형성된다(도 22의 (c)).
열처리하는 것의 효과에 대하여 설명한다. 실리콘 질화층을 형성 후, 열처리를 행한 후에 산화하는 경우와, 열처리를 행하지 않고 산화하는 경우의 실리콘 산질화막 내의 산소 분포의 차이를 도 7에 도시한다. 열처리를 행함으로써 실리콘 산질화막과 실리콘 기판의 계면의 산소량이 증가함과 함께, 산화 후의 막 두께는 얇아져 있는 것을 알 수 있다. 이는 열처리에 의해 실리콘 산질화막 내의 결함이 감소하기 때문에, 결함에 의해 산소가 해리되는 기회가 감소하여, 실리콘 산질화막 내에서 산소가 흡착하기 어려워졌기 때문이다.
한편, 실리콘 산질화막과 실리콘 기판의 계면은 구조적 스트레스에 의해 결합이 약해져 있기 때문에, 확산해 온 산소를 해리하여 산화가 진행하는 것이다. 이에 의해, 산소 분포가 계면측, 질소 분포가 표면측의 이상적인 분포를 가진 실리콘 산질화막을 형성하는 것이 가능하다.
도 23에, (a) 실리콘 질화층을 형성 후, 열처리를 행하지 않고 산화한 물리 막두께 2㎚의 실리콘 산질화막과, (b) 실리콘 질화층을 형성 후, 열처리를 행하고 나서 산화한 물리 막두께 2㎚의 실리콘 산질화막의, pMOS의 플랫 밴드 전압의 시프트량 ΔVfb를 나타낸다. (a)와 (b)를 비교하면, 열처리를 행함으로써, 시프트량 ΔVfb가 개선되어 있는 것을 알 수 있다. 이는, (b)에서는 열처리를 행함으로써 막 내의 결함이 감소한 것 외에, 표면 및 막 내의 산화가 억제되어, 질소가 표면 가까이의, 즉 전하 분포가 표면 가까이의 질소 분포를 형성할 수 있던 것에 기인한다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화 후에 열처리를 행함으로써, 계면이 우선적으로 산화된 실리콘 산질화막(SiON막)을 형성하는 것이 가능해져서, 신뢰성이 우수한 실리콘 산질화막(SiON막)을 형성할 수 있다. 그리고, 이 실리콘 산질화막의 실리콘 질화층(8a)은, 제1 실시 형태에서 설명한 바와 마찬가지로, Si-N 결합이 형성되어 있어, Si-O-H 결합이 거의 존재하지 않는다. 이 때문에, 본 실시 형태의 실리콘 산질화막을 예를 들면 플래시 메모리의 터널 절연막에 이용하면, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또한, 이 실리콘 질화층(8a)은, 층 두께가 0.3㎚ 정도로서, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층(8a)은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(8b, 8c)의 질소 농도는 최대로도 10% 이하로 되어 있어, 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다.
[제4 실시 형태]
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법을, 도 24, 도 22의 (a), 도 22의 (b), 도 22의 (c)를 참조하여 설명한다. 본 실시 형태의 제조 방법은, 도 1에서 설명한 제1 실시 형태에 따른 반도체 기억 장치의 실리콘 산질화막(8)의 제조 방법으로서, 실리콘 기판 상에 실리콘 질화층을 형성할 때에, 희석 가스를 섞음으로써 종래보다도 막 내의 고정 전하가 적은 실리콘 산질화막을 형성하는 것이다. 도 24에 본 실시 형태에 따른 제조 방법의 제조 수순의 플로우차트를 나타낸다.
실리콘 기판(2)을 희HF 처리하고, 실리콘 기판(2)의 표면을 수소에 의해 종단화한다(스텝 S11, 도 22의 (a)). 계속하여, 이 실리콘 기판(2)을 성막용 챔버에 도입한다(스텝 S12). 그 후, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 질화 가스로서 분압 0.03Torr의 NH3의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 700℃로 설정하여 100초간 유지한다. 이에 의해, 실리콘 기판(2) 상에 실리콘 질화층(8a)이 형성된다(스텝 S13, S14, 도 22의 (b)).
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(1)의 표면을 950℃로 설정하여 300초간 유지한다(스텝 S15). 이에 의해, 실 리콘 질화층(8a) 내의 댕글링 본드가 질소 원자와 결합하고, 실리콘 질화층(8a) 내에서 안정된 Si-N 결합이 구성된다.
다음으로, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 산화 가스로서 분압 3Torr의 O2의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 850℃로 설정하여 300초간 유지한다(스텝 S16, S17). 이에 의해, 실리콘 기판(2)과 실리콘 질화층(8a) 사이에 산소가 포함된 실리콘 산질화층(8b)이, 실리콘 질화층(8a)의 표면에 산소가 포함된 실리콘 산질화층(8c)이 형성된다(도 22의 (c)). 즉, 실리콘 기판(2) 상에 실리콘 산질화층(8b), 실리콘 질화층(8a), 실리콘 산질화층(8c)의 순으로 적층된 실리콘 산질화막(8)이 형성된다.
계속하여, 챔버 내의 분위기를 예를 들면 분압 50Torr의 N2로 하고, 실리콘 기판(2)의 표면을 950℃로 설정하여 300초간 유지한다(스텝 S18). 이에 의해, 실리콘 질화층(8a), 실리콘 산질화층(8b, 8c) 내의 댕글링 본드가 서로 재결합하여, 실리콘 산질화막(8) 내의 결함이 감소한다.
도 24의 스텝 S19의 열처리의 효과에 대하여 설명한다. 도 25에, (a) 산화막의 형성 후, 열처리를 행하지 않는 물리 막두께 1.5㎚의 실리콘 산질화막과, (b) 산화막의 형성 후, 열처리를 행한 물리 막두께 1.5㎚의 실리콘 산질화막의, 플랫 밴드 전압의 시프트량 ΔVfb를 나타낸다. (a)와 (b)를 비교하면, 열처리를 행함으로써, 시프트량 ΔVfb가 개선되고 있는 것을 알 수 있다. 이는, 열처리를 행함으로 써 실리콘 산질화막 내의 결함이 감소한 것에 기인한다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화 후에 열처리를 행함으로써, 계면이 우선적으로 산화된 실리콘 산질화막(SiON막)을 형성하는 것이 가능해져서, 신뢰성이 우수한 실리콘 산질화막(SiON막)을 형성할 수 있다. 그리고, 이 실리콘 산질화막의 실리콘 질화층(8a)은, 제1 실시 형태에서 설명한 바와 마찬가지로, Si-N 결합이 형성되어 있어, Si-O-H 결합이 거의 존재하지 않는다. 이 때문에, 본 실시 형태의 실리콘 산질화막을 예를 들면 플래시 메모리의 터널 절연막으로서 이용하면, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또한, 이 실리콘 질화층(8a)은, 층 두께가 0.3㎚ 정도로서, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층(8a)은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(8b, 8c)의 질소 농도는 최대로도 10% 이하로 되어 있어, 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다.
[제5 실시 형태]
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 기억 장치의 제조 방법을, 도 26, 도 22의 (a), 도 22의 (b), 도 22의 (c)를 참조하여 설명한다. 본 실시 형태의 제조 방법은, 도 1에서 설명한 제1 실시 형태에 따른 반도체 기억 장치의 실리콘 산질화막(8)의 제조 방법으로서, 실리콘 기판 상에 실리콘 질화층을 형 성할 때에, 희석 가스를 섞음으로써 종래보다도 막 내의 고정 전하가 적은 실리콘 산질화막을 형성하는 것이다. 본 실시 형태에 따른 제조 방법의 제조 수순의 플로우차트를 도 26에 도시한다.
우선, 실리콘 기판(2)을 희HF 처리하고, 실리콘 기판(2)의 표면을 수소에 의해 종단화한다(스텝 S21, 도 22의 (a)). 계속하여, 이 실리콘 기판(2)을 성막용 챔버에 도입한다(스텝 S22). 다음으로, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 질화 가스로서 분압 0.03Torr의 NH3과의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 700℃로 설정하여 100초간 유지한다(스텝 S23, S24). 이에 의해, 실리콘 기판(1) 상에 질화막(2)이 형성된다(도 22의 (b)).
다음으로, 챔버 내의 분위기를 예를 들면 분압 50Torr의 He로 하고, 실리콘 기판(2)의 표면을 950℃로 설정하여 300초간 유지한다(스텝 S25, S26). 이에 의해, 실리콘 질화층(8a) 내의 댕글링 본드가 질소 원자와 결합하고, 실리콘 질화층(8a) 내에서 안정된 Si-N 결합이 구성된다.
다음으로, 챔버 내를, 예를 들면 희석 가스로서 분압 30Torr의 N2와, 산화 가스로서 분압 3Torr의 O2와의 혼합 분위기로 하고, 실리콘 기판(2)의 표면을 850℃로 설정하여 300초간 유지한다(스텝 S27, S28). 이에 의해, 실리콘 기판(2)과 실리콘 질화층(8a) 사이에 산소가 포함된 실리콘 산질화층(8b)이, 실리콘 질화층(8a)의 표면에 산소가 포함된 실리콘 산질화층(8c)이 형성된다(도 22의 (c)). 즉, 실리콘 기판(2) 상에 실리콘 산질화층(8b), 실리콘 질화층(8a), 실리콘 산질화층(8c) 의 순으로 적층된 실리콘 산질화막(8)이 형성된다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 50Torr의 He로 하고, 실리콘 기판(2)의 표면을 950℃로 설정하여 300초간 유지한다. 이에 의해, 실리콘 산질화층(8b), 실리콘 질화층(8a), 실리콘 산질화층(8c)으로 이루어지는 실리콘 산질화막(8) 내의 댕글링 본드가 서로 재결합하여, 실리콘 산질화막(8) 내의 결함이 감소한다.
다음으로, 도 27 및 도 28을 참조하여, 본 실시 형태의 효과를 설명한다. 게이트 전압 Vg에 대한 리크 전류 Jg의 의존성을, 헬륨 가스 분위기 속에서 열처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g1) 및 헬륨 가스 대신에 질소 가스 분위기 속에서 열처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g2)를, 열처리 없는 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g3)와 비교한 결과를 도 27에 도시한다. 도 27로부터 알 수 있는 바와 같이, 리크 전류 Jg에 관해서는, He와 N2 사이에서 차가 없는 것을 알 수 있다.
또한, 실효 이동도 μeff의 실효 전계 Eeff에 대한 의존성을, 헬륨 가스 분위기 속에서 열처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g1), 헬륨 가스 대신에 질소 가스 분위기 속에서 열처리한 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g2)를, 열처리 없는 실리콘 산질화막으로 이루어지는 게이트 절연막의 경우(그래프 g3)를 기준으로 하여 비교한 결과를 도 28에 도시한다. 실효 이동도는, 게이트 절연막 바로 아래의 실리콘 기판에 흐르는 전자 또는 홀의 실효 이동도이다. 실효 이동도가 높은 것은, 반도체 장치의 신호 처리 속도가 빠른 것을 의미한다. 도 28로부터 알 수 있는 바와 같이, 헬륨 가스 분위기 속에서 열처리한 게이트 절연막은, 질소 가스 분위기 속에서 열처리한 게이트 절연막보다도 고전계측의 실효 이동도의 저하가 억제되고 있는 것을 알 수 있다.
본 실시 형태에서, 실효 이동도의 저하가 억제된 이유는 다음과 같다. 헬륨이 쿠엔치 효과에 의해, 게이트 절연막과 실리콘 기판과의 계면의 원자 진동 에너지를 빼앗기 위하여, 게이트 절연막의 SiO2와 실리콘 기판의 Si와의 반응이 억제된다. 따라서, 실리콘 기판측의 실리콘 산화층과 실리콘 기판과의 계면의 표면 거칠기가 열처리 전과 동일한 정도로 작게 억제될 수 있다. 그 결과, 본 실시 형태에서는, 실효 이동도의 저하가 억제되었다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 질화 처리 후에 열처리를 행함으로써, 계면이 우선적으로 산화된 실리콘 산질화막을 형성하는 것이 가능해져서, 신뢰성이 우수한 실리콘 산질화막(SiON막)을 형성할 수 있다. 그리고, 이 실리콘 산질화막의 실리콘 질화층(8a)은, 제1 실시 형태에서 설명한 바와 마찬가지로, Si-N 결합이 형성되어 있어, Si-O-H 결합이 거의 존재하지 않는다. 이 때문에, 본 실시 형태의 실리콘 산질화막을 예를 들면 플래시 메모리의 터널 절연막에 이용하면, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런 스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또한, 이 실리콘 질화층(8a)은, 층 두께가 0.3㎚ 정도이고, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층(8a)은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(8b, 8c)의 질소 농도는 최대로도 10% 이하로 되어 있고, 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다.
또한, 본 실시 형태에 따르면, 산화 처리 후에 He 가스를 이용하여 열처리를 행함으로써, 고속이며 신뢰성이 우수한 SiON막을 형성할 수 있다. 또한, 본 실시 형태도 제3 및 제4 실시 형태와 마찬가지로, 플랫 밴드 전압의 시프트량 ΔVfb를 개선할 수 있는 것은 물론이다.
또한, 제2 내지 제5 실시 형태에서는, 희석 가스의 일례로서 N2 가스를 이용하였지만, Si와 질량이 가깝고, 또한 안정된 가스, 예를 들면 Ar을 이용하여도 된다.
또한, 제2 내지 제5 실시 형태에서는, 질화 가스로서 NH3을 이용하였지만, Si의 질화가 가능한 다른 가스, 예를 들면 질소의 래디컬 N*, N2 *를 이용하여도 된다. 또한, 질화 가스 NH3의 분압은 0.03Torr로 하였지만, 0.03Torr 이외의 압력이어도 되고, 보다 낮은 것이 바람직하다. 또한, 희석 가스 N2의 분압은 30Torr로 하 였지만, 30Torr 이외의 압력이어도 된다. 또한, 실리콘 질화층을 형성할 때의 분위기 온도는 700℃이었지만, 500℃ 이상 850℃ 이하의 온도이어도 된다. 또한, 실리콘 질화층을 형성하는 분위기는, 본 발명자 등에 의해 발명되어 출원된 전술한 일본 특원 2006-176863호에 기재된 바와 같이, 희석 가스의 분압과 질화 가스의 분압의 합과, 질화 가스의 분압과의 비가 5 이상이며 또한 전체압이 40Torr 이하인 것이 바람직하다. 또한, 전체압 30Torr 이하인 것이 더 바람직하다. 또한, 상기 비가 10000 이하이며 또한 전체압 3Torr 이상인 것이 더 바람직하다.
또한, 제2 내지 제5 실시 형태에서는, 산화 가스로서 O2를 이용하였지만, Si의 산화가 가능한 다른 가스, 예를 들면, N2O, NO, O*, O3을 이용하여도 된다. 또한, 산화 시의 희석 가스 N2의 분압은 30Torr로 하였지만, 30Torr 이외의 압력이어도 된다. 또한, 산화 시의 분위기 온도는 850℃이었지만, 800℃ 이상 950℃ 이하의 온도이어도 된다.
[제6 실시 형태]
다음으로, 본 발명의 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법에 의해 제조되는 반도체 기억 장치는, MONOS(Metal-Oxide-Nitride-Oxide-Si의 적층 구조)형의 불휘발성 메모리로서, 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리의 제조 방법에 대하여 도 29의 (a) 내지 도 33의 (b)를 참조하여 설명한다. 도 29의 (a) 내지 도 33의 (b)에서는, 각 도면의 (a)와, (b)는 서로 직교하는 단면을 도시하고 있다.
우선, 제2 실시 형태와 마찬가지의 프로세스를 이용하여, 실리콘 기판(32) 상에 실리콘 산질화층, 실리콘 질화층, 실리콘 산질화층의 적층 구조로 이루어지는 실리콘 산질화막과, 이 실리콘 산질화막 상에 형성된 CVD 산화막을 갖는 터널 절연막(34)을 형성한다(도 29의 (a)). 이 터널 절연막은, 제1 실시 형태의 반도체 기억 장치의 터널 절연막(6)과 동일한 구성을 갖고 있고, 이 터널 절연막의 실리콘 산질화막도 결함이 적은 질화막으로 된다.
그 후, 전하 축적층으로 되는 두께 6㎚의 질화막(52)을 CVD법으로 퇴적하고, 소자 분리 가공을 위한 마스크재(53)를 순차적으로, CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 마스크재(53), 질화막(52), 터널 절연막(34)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(32)의 노출 영역을 에칭하여, 도 29의 (b)에 도시한 바와 같이, 깊이 100㎚의 소자 분리 홈(38)을 형성하였다.
다음으로, 전체면에 소자 분리용의 실리콘 산화막(39)을 퇴적하고, 소자 분리 홈(38)을 완전히 매립하고, 그 후, 표면 부분의 실리콘 산화막(39)을 CMP법으로 제거하여, 표면을 평탄화하였다. 이 때, 마스크재(53)가 노출한다(도 30의 (a), 도 30의 (b)).
다음으로, 노출한 마스크재(53)를 선택적으로 에칭 제거한 후, 실리콘 산화막(39)의 노출 표면을 희불산 용액으로 에칭 제거하였다. 그 후, 전체면에 전극 간 절연막으로 되는 두께 15㎚의 알루미나막을 ALD법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나막과 질화막(52)과의 계면에는, 매우 얇은 실리콘 산화층이 형성되어, 알루미나막/실리콘 산화층으로 이루어지는 2층 구조의 두께 16㎚의 전극 간 절연막(54)이 형성되었다(도 31의 (a), 도 31의 (b)).
다음으로, 제어 게이트로 되는 텅스텐 실리사이드층/다결정 실리콘층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(56)을 CVD법으로 순차적으로 퇴적하고, 또한, RIE의 마스크재(57)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 마스크재(57), 도전층(56), 전극 간 절연막(54), 전하 축적용 질화막(52), 터널 절연막(34)을 순차적으로 에칭 가공하여, 워드선 방향의 슬릿부(44)를 형성하였다(도 32의 (a), 도 32의 (b)). 이에 의해, 전하 축적층(52) 및 제어 게이트(56)의 형상이 확정된다.
마지막으로, 노출면에 전극 측벽 산화막이라고 불리는 실리콘 산화막(58)을 열 산화법으로 형성한 후, 이온 주입법을 이용하여 소스/드레인 확산층(59)을 형성하고, 또한, 전체면을 덮도록 층간 절연막(60)을 CVD법으로 형성한다(도 33의 (a), 도 33의 (b)). 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 메모리 셀이 완성된다.
도 34에, 본 실시 형태의 불휘발성 메모리의 일정 전압 하에서의, 스트레스 시간과 유지 전하량의 변화에 따른 임계값 Vth의 변화량(ΔVth)의 관계, 즉 메모리 셀의 전하 유지 특성에 대하여 나타내고 있다. 결함이 적은 고품질의 질화막을 형성함으로써, 축적 전하량의 감소에 의한 임계값 전압의 시프트가 억제되어 있는 것을 알 수 있다. 이는 전하 유지 특성이 대폭 향상한 것을 의미한다. 이들 결과는, Si와 N의 네트워크를 확실히 형성함으로써 벌크 내의 리크 패스가 감소하여, 리크 전류가 감소하기 때문이다. 즉, 본 실시 형태에 따른 MONOS형 불휘발성 메모리는, 신뢰성이 높은 터널 질소 고농도 SiON막을 구비하고 있어, 전하 유지 특성을 대폭 향상할 수 있음과 함께 리크 전류를 감소시킬 수 있다.
또한, 전극 간 절연막(54)으로서는, 보다 고유전률인 La 및 Al을 포함하는 산화물(예를 들면 LaAlO3), Zr이나 Hf를 포함하는 고유전체막 등을 이용하여도 된다.
본 실시 형태의 제조 방법에 의해 제조된 메모리에서는, 터널 절연막을 구성하는 실리콘 산질화막의 실리콘 질화층은, 제1 실시 형태에서 설명한 바와 마찬가지로, Si-N 결합이 형성되어 있어, Si-O-H 결합이 거의 존재하지 않는다. 이 때문에, 기입/소거를 반복하여도 댕글링 본드가 형성되기 어려워, 인듀런스(endurance) 특성이 악화하는 것을 방지할 수 있다. 또한, 이 실리콘 질화층은, 제1 실시 형태와 마찬가지로 층 두께가 0.3㎚ 정도이고, 질소 농도가 55%∼57%로 되어 있다. 즉, 실리콘 질화층은, 실질적으로 Si3N4로 이루어져 있고, 실리콘의 제1 근접 원자가 질소로 제2 근접 원자가 실리콘으로 되어 있다. 또한, 실리콘 산질화층(8b, 8c)의 질소 농도는 최대로도 10% 이하로 되어 있고, 실질적으로 실리콘 산화층(SiO2층)으로 되어 있다.
또한, 이상 설명한 상기 실시 형태의 반도체 기억 장치의 각 메모리 셀은, 소스 영역 및 드레인 영역을 갖고 있었지만, 소스 영역 및 드레인 영역을 삭제한 구성으로 하여도 된다. 예를 들면 도 44에 도시한 바와 같이, 도 1에 도시하는 제 1 실시 형태의 반도체 기억 장치의 메모리 셀로부터 소스 영역 및 드레인 영역을 삭제한 구성으로 하여도 된다.
또한, 상기 실시 형태에 공통하여 말할 수 있는 것은, 첫째로 터널 절연막 내의 실리콘 질화층의 존재 위치가 실리콘 기판과의 계면으로부터 1㎚ 정도의 부분에 있기 때문에, 소거 시에 발생하는 댕글링 본드의 발생을 억제하는 효과가 있다. 기입 시의 임계값 전압 Vth와, 소거 시의 임계값 전압 Vth의 차인 Vth 윈도우를 좁게 하는 것은, 소거 시에 발생하는 댕글링 본드가 주이고, 기입 시에 발생하는 댕글링 본드는 그 다음이다.
둘째로, 전극 간 절연막의 종류와, 상기 실시 형태의 터널 절연막의 구조 사이에, 직접적인 관계는 없고, 전극 간 절연막의 종류는 어떤 것이어도 된다. 예를 들면, N을 포함하는 절연막, Hf를 포함하는 절연막, Zr을 포함하는 절연막, Pr을 포함하는 절연막, Er을 포함하는 절연막, Al을 포함하는 절연막 등, 실리콘 디바이스의 제조 프로세스와의 정합성이 좋으면, 어떤 절연막을 이용하여도 된다.
또한, 상기 실시 형태를 설명할 때에 논의한 절연막 두께는, 일반적으로 잘 알려져 있는 계면 천이층(H. Watanabe, D. Matsushita, and K. Muraoka, Determination of tunnel mass and physical thickness of gate oxide including poly-Si/SiO2 and Si/SiO2 interfacial transition layer, IEEE Trans. ED vol. 53, no. 6, pp.1323-1330, June, 2006)을 고려함으로써 보다 정확한 논의로 하는 것도 가능하다. 또한, 이 경향은, 계면 산화층 등의 막 두께가 얇을수록 현저해진다.
도 1은 제1 실시 형태에 따른 반도체 기억 장치의 단면도.
도 2는 제1 실시 형태의 반도체 기억 장치의 막면에 수직한 방향의 단면에서의 에너지 밴드 및 질소 농도 프로파일을 도시하는 도면.
도 3은 제1 실시 형태에 따른 실리콘 산질화막의 원자 배열을 도시하는 모식도.
도 4는 실리콘 산질화막 내의 고정 전하 밀도와 상대 Gmmax와의 관계를 도시하는 도면.
도 5는 실리콘 산질화막 내의 고정 전하 밀도와 계면 산화층과의 두께를 도시하는 도면.
도 6은 제1 실시 형태의 효과를 도시하는 도면.
도 7은 제1 실시 형태에 따른 실리콘 산질화막의 질소 농도 프로파일을 도시하는 도면.
도 8은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 9는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 10은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 11은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 12는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 13은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 14는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 15는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 16은 실리콘 산질화막의 형성 조건의 차이에 의한 깊이 방향의 질소 농도 프로파일을 도시하는 도면.
도 17은 실리콘 산질화막의 형성 조건의 차이에 따른 J-V 특성을 도시하는 도면.
도 18은 형성 조건이 서로 다른 실리콘 산질화막 상에 실리콘 산화막을 형성한 절연막의 J-V 특성을 도시하는 도면.
도 19는 SILC 특성의 변화에 의한 메모리 셀의 전하 유지 특성을 도시하는 도면.
도 20은 임계값 전압의 스트레스 전압 인가 시간 의존성을 도시하는 도면.
도 21은 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 수순을 나타내는 플로우차트.
도 22는 제3 내지 제5 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정을 도시하는 단면도.
도 23은 제3 실시 형태의 효과를 설명하는 도면.
도 24는 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 수순을 나타내는 플로우차트.
도 25는 제4 실시 형태의 효과를 설명하는 도면.
도 26은 제5 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 수순을 나타내는 플로우차트.
도 27은 제5 실시 형태의 효과를 설명하는 도면.
도 28은 제5 실시 형태의 효과를 설명하는 도면.
도 29는 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 30은 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 31은 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 32는 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 33은 제6 실시 형태에 따른 반도체 기억 장치의 제조 방법의 제조 공정 단면도.
도 34는 제6 실시 형태의 효과를 설명하는 도면.
도 35는 FG 프린지의 영향을 설명하는 도면.
도 36은 기입 방법을 도시하는 도면.
도 37은 불완전 공핍층의 영향을 설명하는 도면.
도 38은 불완전 공핍층을 설명하는 도면.
도 39는 약한 축적층을 설명하는 도면.
도 40은 약한 축적층의 영향을 설명하는 도면.
도 41은 인듀런스 특성의 악화를 도시하는 도면.
도 42는 인듀런스 특성의 악화의 메카니즘을 설명하는 도면.
도 43은 댕글링 본드가 가능한 조건을 설명하는 도면.
도 44는 본 발명의 일 실시 형태에 따른 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 실리콘 기판
4a : 소스 영역
4b : 드레인 영역
6 : 터널 절연막
8 : 실리콘 산질화막
8a : 실리콘 질화층
8b : 실리콘 산화층
8c : 실리콘 산화층
10 : CVD 산화막
12 : 부유 게이트
14 : 전극 간 절연막
16 : 제어 게이트
32 : 실리콘 기판
34 : 실리콘 산질화막
34a : 실리콘 질화층
34b : 실리콘 산화층
34c : 실리콘 산화층
36 : 다결정 실리콘층
37 : 마스크재
38 : 소자 분리홈
39 : 실리콘 산화막
41 : 전극 간 절연막
42 : 도전층
43 : 마스크재
44 : 슬릿부
45 : 실리콘 산화막
47 : 소스/드레인 확산층

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 제1 실리콘 산질화층, 실리콘 질화층, 및 제2 실리콘 산질화층의 적층 구조를 갖는 실리콘 산질화막과, 상기 실리콘 산질화막 상에 형성된 실리콘 리치한 실리콘 산화막을 구비한 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적층과,
    상기 전하 축적층 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제어 게이트
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 제1 실리콘 산질화층, 실리콘 질화층, 및 제2 실리콘 산질화층의 적층 구조를 갖는 실리콘 산질화막과, 상기 실리콘 산질화막 상에 형성된 실리콘 산화막을 구비하고, 상기 실리콘 산화막과 상기 제2 실리콘 산질화층을 합한 막 두께가, 실리콘과 수산기의 결합 에너지를 상기 제1 절연막에 걸리는 전계와 소전하로 나눈 것과 동등하거나, 혹은 보다 큰 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적층과,
    상기 전하 축적층 상에 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성된 제어 게이트
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 실리콘 질화층이, 상기 제1 절연막과 상기 전하 축적층의 계면으로부터, 적어도 실리콘과 수산기의 결합 에너지를 상기 제1 절연막에 걸리는 전계와 소전하로 나눈 분만큼, 이격되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 절연막에 인가되는 전계가 10㎹/㎝ 이상이며, 상기 제1 절연막 내에서의 실리콘과 수산기의 결합 에너지가 3.6eV인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전하 축적층은, 다결정 실리콘으로 이루어지는 부유 게이트인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전하 축적층은 절연막으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 실리콘 산질화막의 막 두께는 2.0㎚ 이상 2.9㎚ 이하인 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 실리콘 질화층이, 상기 반도체 기판으로부터 0.85㎚ 이상 1.3㎚이하 이격되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 실리콘 산질화막 내의 고정 전하 밀도는, 2.0×1011㎝-2 이상 8.0×1011㎝-2 이하인 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 실리콘 산질화막 내의 고정 전하 밀도와 Si-N 결합의 밀도와의 비가, 0.5×10-4 이상 2.0×10-4 이하인 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 실리콘 질화층은 질소 농도가 55% 이상 57% 이하인 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 실리콘 산질화층은 질소 농도가 10% 이하인 것을 특징으로 하는 반도체 기억 장치.
  13. 반도체 기판의 표면을 질화하는 제1 질화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제1 희석 가스를 포함하고, 상기 제1 희석 가스의 분압과 상기 제1 질화 가스의 분압의 합과, 상기 제1 질화 가스의 분압과의 비가 5 이상이며 또한 전체압이 40Torr 이하인 분위기 속에 상기 반도체 기판을 두고, 상기 반도체 기판의 표면에 질화층을 형성하는 공정과,
    표면에 상기 질화층이 형성된 상기 반도체 기판을, 산화 가스와, 제조 중에 상기 반도체 기판과 실질적으로 반응하지 않는 제2 희석 가스를 포함하는 분위기 속에 두고, 상기 반도체 기판과 상기 질화층 사이에 제1 산질화층을 형성함과 함께 상기 질화층의 표면에 제2 산질화층을 형성하는 공정과,
    상기 제2 산질화층 상에 CVD법에 의해 산화막을 퇴적함으로써, 상기 제1 산질화층, 상기 질화층, 상기 제2 산질화층, 및 상기 산화막의 적층 구조의 터널 절연막을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 질화층의 형성은 500℃ 이상 850℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 질화 가스는, NH3, N*, N2 * 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 제1 및 제2 산질화층을 형성하는 공정은, 800℃ 이상 950℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제13항 또는 제14항에 있어서,
    상기 산화 가스는, O2, N2O, NO, O2 * 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제13항 또는 제14항에 있어서,
    상기 질화층을 형성하는 공정과 상기 제1 산질화층을 형성하는 공정 사이에, 표면에 상기 질화층이 형성된 상기 반도체 기판을, 상기 반도체 기판과 실질적으로 반응하지 않는 가스의 분위기 속에 두고, 열처리하는 공정을 더 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반도체 기판과 실질적으로 반응하지 않는 가스는 N2 가스 또는 He 가스 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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