JP5454852B2

JP5454852B2 - フラッシュメモリ

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Publication number: JP5454852B2
Application number: JP2008334636A
Authority: JP
Inventors: 徹哉甲斐; 良夫小澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2014-03-26
Anticipated expiration: 2028-12-26
Also published as: JP2010157596A

Description

本発明は、少なくともシリコン酸化膜／シリコン窒化膜／シリコン酸化膜を含むトンネル絶縁膜を有するフラッシュメモリに関する。

電荷蓄積層に電荷を蓄積するフラッシュメモリにおいて、トンネル絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜という３層積層する構造が提案されている（例えば、特許文献１参照。）。

しかしながら、上記構造のフラッシュメモリにおいては、シリコン窒化膜とシリコン酸化膜との格子間距離の違いや膜膨張率の違いによるストレスにより、シリコン窒化膜とシリコン酸化膜との界面に欠陥が生じ、この欠陥が電子や正孔のトラップサイトとなる。そして、このトラップされた電子や正孔がシリコン基板に抜けることで、メモリセルトランジスタの電荷保持特性が劣化する。
特開２００６−２１６２１５号公報

本発明は、電荷保持特性の向上を図ることが可能なフラッシュメモリを提供する。

本発明の第１の視点によるフラッシュメモリは、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を具備し、前記トンネル絶縁膜は、前記半導体基板上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成され、前記窒化膜に接する第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間に形成された酸窒化膜と、を有する。

本発明の第２の視点によるフラッシュメモリは、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを有するメモリセルトランジスタと、前記メモリセルトランジスタを制御する制御回路と、を具備し、前記トンネル絶縁膜は、前記半導体基板上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成され、前記窒化膜に接する第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間に形成された酸窒化膜と、を有し、前記制御回路は、正バイアスの第１の電圧を前記制御ゲート電極に印加した後、負バイアスでかつ前記第１の電圧よりも絶対値が小さい第２の電圧を前記制御ゲート電極に印加し、前記第１及び第２の電圧を印加する一連の動作を書き込み動作とし、負バイアスの第３の電圧を前記制御ゲート電極に印加した後、正バイアスでかつ前記第３の電圧よりも絶対値が小さい第４の電圧を前記制御ゲート電極に印加し、前記第３及び第４の電圧を印加する一連の動作を消去動作とする。

本発明によれば、電荷保持特性の向上を図ることが可能なフラッシュメモリを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。尚、本実施形態のフラッシュメモリは、ＮＡＮＤ型でもＮＯＲ型でもよく、特にＭＯＮＯＳ構造において適用されるものである。

［１］第１の実施形態
第１の実施形態は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のトンネル絶縁膜において、シリコン酸化膜とシリコン窒化膜との界面にシリコン酸窒化膜を挟む５層構造とした例である。

［１−１］メモリセルトランジスタの構造
まず、本実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。図１（ａ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタのワード線（ＷＬ線）方向における断面図を示す。図１（ｂ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタのビット線（ＢＬ線）方向における断面図を示す。

図１（ａ）に示すように、メモリセルトランジスタＭＴのワード線方向の断面においては、シリコン基板１内に素子分離絶縁膜９が設けられ、この素子分離絶縁膜９の間に挟まれたシリコン基板１表面にチャネル領域ＣＨが形成されている。このチャネル領域ＣＨ上にトンネル絶縁膜２０が形成され、このトンネル絶縁膜２０上に金属酸化膜（例えばアルミニウム酸化膜）で構成される電荷蓄積層７が形成されている。この電荷蓄積層７上にブロック絶縁膜８が素子分離絶縁膜９と同じ高さまで形成されている。そして、メモリセルトランジスタＭＴの書き込み、消去、読み出しのためにゲート電圧が印加される制御ゲート電極１１は、ブロック絶縁膜８及び素子分離絶縁膜９上に形成されている。

図１（ｂ）に示すように、メモリセルトランジスタＭＴのビット線方向の断面において、シリコン基板１内にソース／ドレイン層Ｓ／Ｄが設けられ、このソース／ドレイン層Ｓ／Ｄの間に挟まれたシリコン基板１表面にチャネル領域ＣＨが形成されている。このチャネル領域ＣＨ上にトンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０上に電荷蓄積層７、ブロック絶縁膜８及び制御ゲート電極１１が順に積層されている。

ここで、トンネル絶縁膜２０は、第１のシリコン酸化膜２、第１のシリコン酸窒化膜３、シリコン窒化膜４、第２のシリコン酸窒化膜５及び第２のシリコン酸化膜６で形成されている。第１のシリコン酸化膜２は、シリコン基板１上に形成されている。第１のシリコン酸窒化膜３は、第１のシリコン酸化膜２上に形成されている。シリコン窒化膜４は、第１のシリコン酸窒化膜３上に形成されている。すなわち、第１のシリコン酸窒化膜３は、第１のシリコン酸化膜２及びシリコン窒化膜４の間に形成されている。従って、第１のシリコン酸化膜２とシリコン窒化膜４とは直接接していない。第２のシリコン酸窒化膜５は、シリコン窒化膜４上に形成されている。第２のシリコン酸化膜６は、第２のシリコン酸窒化膜５上に形成されている。すなわち、第２のシリコン酸窒化膜５は、シリコン窒化膜４及び第２のシリコン酸化膜６の間に形成されている。従って、シリコン窒化膜４と第２のシリコン酸化膜６とは直接接していない。

尚、トンネル絶縁膜２０において、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５は、どちらか一方のみ形成されてもよい。この場合、後述する本実施形態の効果を高めるために、シリコン基板１側により近い第１のシリコン酸窒化膜３のみが形成される方が望ましい。

また、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５の膜厚は、同じでも、異なってもよい。後者の場合、後述する本実施形態の効果を高めるために、第１のシリコン酸窒化膜３の膜厚を第２のシリコン酸窒化膜５の膜厚より厚くする方が望ましい。

図２は、本実施形態に係るフラッシュメモリのメモリセルトランジスタの断面図とトンネル絶縁膜における膜厚及び窒素濃度分布を示す。図３は、本実施形態の比較例におけるフラッシュメモリのメモリセルトランジスタの断面図とトンネル絶縁膜における窒素濃度分布を示す。

図２に示すように、本実施形態において、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５の膜厚は、例えば１ｎｍ程度であることが望ましい。また、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５の窒素濃度は、シリコン窒化膜４の窒素濃度を１とすると、相対的に例えば０．６である。この窒素濃度が０．６となる領域は、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５の膜厚である１ｎｍ程度存在する。つまり、トンネル絶縁膜２０の窒素濃度は、第１のシリコン酸窒化膜３とシリコン酸化膜２及び第２のシリコン酸窒化膜５とシリコン酸化膜６との境界から急激に増加して、第１のシリコン酸窒化膜３とシリコン窒化膜４及び第２のシリコン酸窒化膜５とシリコン窒化膜４との境界まで一定に保たれる。そして、第１のシリコン酸窒化膜３とシリコン窒化膜４及び第２のシリコン酸窒化膜５とシリコン窒化膜４との境界からシリコン窒化膜４の膜厚中心領域に向かって窒素濃度が緩やかに増加する。すなわち、本実施形態におけるトンネル絶縁膜２０の窒素濃度は、シリコン酸化膜２及び６からシリコン窒化膜４に向かって段階的に変化している。

一方、図３に示すように、比較例のようにシリコン酸窒化膜が形成されない場合、シリコン窒化膜４の窒素濃度を１とすると、シリコン窒化膜４と第１のシリコン酸化膜２及びシリコン窒化膜４と第２のシリコン酸化膜６の間に窒素濃度が０．６程度の領域が存在する。しかし、比較例では、トンネル絶縁膜２０の窒素濃度は、シリコン窒化膜４とシリコン酸化膜２及びシリコン窒化膜４とシリコン酸化膜６との境界からシリコン窒化膜４の膜厚中心領域に向かって緩やかに増加する。従って、比較例では、本実施形態のように段階的に窒素濃度が増加しない。

ここで、上記シリコン酸窒化膜３及び５の窒素及び酸素の組成比は、化学量論組成の酸化シリコンと化学量論組成の窒化シリコンが半数ずつ存在する場合、原子数比でシリコン：酸素：窒素＝３：６：４という比率が望ましい。尚、上記シリコン酸窒化膜３及び５は、この原子数比から酸素リッチ、窒素リッチとなってもよい。また、上記シリコン酸窒化膜３及び５のシリコン組成比に関しても、シリコンリッチ、シリコンプアであってもよい。

尚、トンネル絶縁膜２０の材料は、種々に変更可能である。例えば、シリコン酸化膜２及び６、シリコン窒化膜４、シリコン酸窒化膜３及び５は、それぞれゲルマニウムを含んだ材料でもよい。具体的な材料の組み合わせとしては、シリコン酸化膜２／シリコン酸窒化膜３／シリコン窒化膜４／シリコン酸窒化膜５／シリコン酸化膜６の代わりに、シリコンゲルマニウム酸化膜／シリコンゲルマニウム酸窒化膜／シリコンゲルマニウム窒化膜／シリコンゲルマニウム酸窒化膜／シリコンゲルマニウム酸化膜、ゲルマニウム酸化膜／ゲルマニウム酸窒化膜／ゲルマニウム窒化膜／ゲルマニウム酸窒化膜／ゲルマニウム酸化膜等が挙げられる。

［１−２］メモリセルトランジスタの製造方法
次に、図１（ａ）及び（ｂ）を用いて、本実施形態に係るメモリセルトランジスタの製造方法について説明する。

まず、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板１上に第１のシリコン酸化膜２が形成される。このＣＶＤ法による第１のシリコン酸化膜２の成膜条件は、例えば、原料ガスとしてジクロルシラン及び亜酸化窒素ガスを用い、成膜温度は６００℃から８５０℃である。尚、第１のシリコン酸化膜２は、酸化性雰囲気ガスによる熱酸化膜で形成されてもよい。

次に、ＣＶＤ法により、第１のシリコン酸化膜２上に第１のシリコン酸窒化膜３が形成される。このＣＶＤ法による第１のシリコン酸窒化膜３の成膜条件は、例えば、原料ガスとしてジクロルシラン、亜酸化窒素及びアンモニアを用い、これらの原料ガスを同時に６００℃から８５０℃の反応容器内に導入する。ここで、ジクロルシランとアンモニアの流量比を変更することにより、第１のシリコン酸窒化膜３の酸素と窒素の原子数比を制御することができる。

次に、ＣＶＤ法により、第１のシリコン酸窒化膜３上にシリコン窒化膜４が形成される。このＣＶＤ法によるシリコン窒化膜４の成膜条件は、例えば、原料ガスとしてジクロルシランと亜酸化窒素ガスを用い、６００℃から８５０℃に熱した炉において行われる。

次に、ＣＶＤ法により、シリコン窒化膜４上に第２のシリコン酸窒化膜５が形成される。このＣＶＤ法による第２のシリコン酸窒化膜５の成膜条件及び原子数比の制御法は、第１のシリコン酸窒化膜３と同様である。

次に、ＣＶＤ法により、第２のシリコン酸窒化膜５上に第２のシリコン酸化膜６が形成される。このＣＶＤ法による第２のシリコン酸化膜６の成膜条件は、例えば、原料ガスとしてジクロルシラン及び亜酸化窒素ガスを用い、成膜温度は６００℃から８５０℃である。

次に、第２のシリコン酸化膜６上に電荷蓄積層７が形成される。この電荷蓄積層７の成膜条件は、例えば、原料ガスとしてトリメチルアルミニウム及び水蒸気を用い、６００℃前後に熱した炉において行われる。上記条件によりアルミニウム酸化膜からなる電荷蓄積層７が形成される。

その後、一般的に知られた手法を用いて、ブロック絶縁膜８、素子分離絶縁膜９及び制御ゲート電極１１が形成される。

尚、上述する第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５において、上記の材料及び形成方法に限定されず、種々変更可能である。上述するように、第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５は、ジクロルシラン、アンモニア及び亜酸化窒素を用い、ＣＶＤ法により形成された。ここで、シリコン材料ガスとしてジクロルシランの代わりに、例えばモノシランやジシランなどを用いてもよい。また、酸素材料ガスとして亜酸化窒素の代わりに、例えば酸素やオゾン、一酸化窒素などを用いてもよい。さらに、形成方法としてＣＶＤ法の代わりに、例えば一原子層ずつ堆積するＡＬＤ（Atomic Layer Deposition）法で堆積してもよい。

また、第１のシリコン酸窒化膜３は、第１のシリコン酸化膜２を窒化しても形成することができる。具体的には、第１のシリコン酸化膜２を形成後、アンモニア、一酸化窒素又は亜酸化窒素などを５００℃から１１００℃程度で熱処理する。この熱処理により、第１のシリコン酸化膜２表面が窒化され、第１のシリコン酸窒化膜３を形成することができる。また、第１のシリコン酸化膜１０を形成後、窒素やアンモニアなどをマイクロ波などで励起し、発生した窒素又はアンモニアラジカルを反応容器内に導入する。この処理により、第１のシリコン酸化膜２表面が窒化され、第１のシリコン酸窒化膜３を形成することができる。

一方、第２のシリコン酸窒化膜５は、シリコン窒化膜４を酸化しても形成することができる。具体的には、シリコン窒化膜４を形成後、酸素や水蒸気などの酸化性を含むガスを反応容器内に導入し、６００℃から１１００℃程度で熱処理する。この熱処理により、シリコン窒化膜４表面が酸化され、第２のシリコン酸窒化膜５を形成することができる。また、シリコン窒化膜４を形成後、酸素や一酸化窒素などの酸化性ガスをマイクロ波などで励起し、発生した酸化性ラジカルを反応容器内に導入する。この処理により、シリコン窒化膜４表面が酸化され、第２のシリコン酸窒化膜５を形成することができる。

［１−３］効果
上記第１の実施形態によれば、シリコン窒化膜４及び第１のシリコン酸化膜２の間に第１のシリコン酸窒化膜３が形成され、シリコン窒化膜４及び第２のシリコン酸化膜６の間に第２のシリコン酸窒化膜５が形成されている。

この第１のシリコン酸窒化膜３及び第２のシリコン酸窒化膜５の存在により、シリコン窒化膜４と第１のシリコン酸化膜２及びシリコン窒化膜４と第２のシリコン酸化膜６とが直接接することはない。これにより、シリコン窒化膜４と第１のシリコン酸化膜２及びシリコン窒化膜４と第２のシリコン酸化膜６とが直接接することで生じる両膜の格子間距離及び膜の膨張率の違いによるストレスを緩和することができる。そして、シリコン窒化膜４と第１のシリコン酸化膜２及びシリコン窒化膜４と第２のシリコン酸化膜６との界面に生じる欠陥を低減することができる。従って、書き込み動作時において、シリコン基板１からトンネル絶縁膜２０を介して電荷蓄積層７に電子を蓄積させるときのトンネル絶縁膜２０にトラップする電子が低減する。また、消去動作時において、シリコン基板１からトンネル絶縁膜２０を介して電荷蓄積層７に正孔を注入させるときのトンネル絶縁膜２０にトラップする正孔が低減する。このため、トラップした電子や正孔がシリコン基板１へ抜けてしまうという問題が抑制でき、電荷保持特性を向上することができる。

また、トンネル絶縁膜２０において、シリコン窒化膜４は、第１のシリコン酸化膜２と第２のシリコン酸化膜６との間に位置している。一般的に、シリコン窒化膜は、シリコン酸化膜と比べて、正孔に対するバリアハイトが低いという特性がある。このため、シリコン窒化膜４が第１のシリコン酸化膜２と第２のシリコン酸化膜６との間に形成されることで、シリコン基板１からトンネル絶縁膜２０を介して電荷蓄積層７に正孔を注入する効率の向上を図ることができる。

［２］第２の実施形態
第２の実施形態は、書き込み動作時及び消去動作時において、バイアス電圧を制御することで、電荷保持特特性を向上させる例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

［２−１］フラッシュメモリの構成
まず、本実施形態に係るフラッシュメモリの構成について説明する。図４は、本実施形態に係るフラッシュメモリのブロック図を示す。

図４に示すように、フラッシュメモリ３０は、制御回路３１、ロウデコーダ３２、カラムデコーダ３３、メモリセルアレイ３５、センスアンプＳ／Ａを備えている。

制御回路３１は、書き込み時、消去時及び読み出し時におけるゲート電圧の電圧値とロウデコーダ３２及びカラムデコーダ３３の選択するアドレスを制御するように構成されている。

ロウデコーダ３２は、制御回路３１の制御に従い、ワード線ＷＬ０〜ＷＬ３１を選択するように構成されている。

カラムデコーダ３３は、制御回路３１の制御に従い、ビット線ＢＬ０〜ＢＬｍを選択するように構成されている。

メモリセルアレイ３５は、複数のブロック（Block n-1, Block n, Block n+1,…）を備えている。ブロックBlock nは、ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬ０〜ＢＬｍとの交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。

センスアンプＳ／Ａは、ビット線ＢＬ０〜ＢＬｍから読み出されたページごとのメモリセルトランジスタＭＴのデータを増幅するように構成されている。

［２−２］メモリセルトランジスタの構造
次に、本実施形態に係るフラッシュメモリのメモリセルトランジスタの構造について説明する。図５（ａ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタのワード線（ＷＬ）方向における断面図を示す。図５（ｂ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタのビット線（ＢＬ）方向における断面図を示す。

図５（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、トンネル絶縁膜１０が３層構造になっている点である。つまり、トンネル絶縁膜１０は、第１のシリコン酸化膜２、シリコン窒化膜４及び第２のシリコン酸化膜６で形成されている。第１のシリコン酸化膜２は、シリコン基板１上に形成されている。シリコン窒化膜４は、第１のシリコン酸化膜２上に形成されている。第２のシリコン酸化膜６は、シリコン窒化膜４上に形成されている。

尚、第２の実施形態では、第１の実施形態と同様、シリコン窒化膜４と第１のシリコン酸化膜２との間及びシリコン窒化膜４と第２のシリコン酸化膜６との間のうち少なくとも一方に、シリコン酸窒化膜が形成されてもよい。

［２−３］書き込み動作
次に、本実施形態に係るフラッシュメモリにおける書き込み動作について説明する。図６は、本実施形態に係るフラッシュメモリの書き込み時におけるゲート電圧の時間変化を示す。図７（ａ）及び（ｂ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタの書き込み時における断面図を示す。この書き込み時において、制御ゲート電極１１に印加されるゲート電圧は、図４の制御回路３１により制御される。

図６に示すように、トンネル絶縁膜１０の電気的実効膜厚（Ｔ_ｅｆｆ）が例えば１５ｎｍの場合、制御回路３１は、書き込み時に、例えば２０Ｖの正バイアスの電圧を制御ゲート電極１１に１秒間印加し、その後、例えば−４Ｖの負バイアスの電圧を１秒間印加する。つまり、本実施形態の書き込み動作では、正バイアスの第１の電圧（＋Ｖ１）を印加した後、負バイアスでかつ第１の電圧よりも絶対値が小さい第２の電圧（−Ｖ２：｜Ｖ２｜＜｜Ｖ１｜）を印加する。

ここで、正バイアスの電圧を印加した時は、図７（ａ）に示すように、シリコン基板１から電荷蓄積層７にトンネル絶縁膜１０を介して電子が蓄積されるとともに、一部の電子がトンネル絶縁膜１０中の欠陥にトラップされる。しかし、その後、負バイアスの電圧を印加することにより、図７（ｂ）に示すように、トンネル絶縁膜１０中にトラップされた電子がシリコン基板１側に引き抜かれる。このとき、この負バイアスの電圧は、先に印加した正バイアスの電圧よりも絶対値が小さいため、電荷蓄積層７中の電子は抜けず、トンネル絶縁膜１０中にトラップされた電子のみが引き抜かれる。

［２−４］消去動作
次に、本実施形態に係るフラッシュメモリにおける消去動作について説明する。図８は、本実施形態に係るフラッシュメモリの消去時におけるゲート電圧の時間変化を示す。図９（ａ）及び（ｂ）は、本実施形態に係るフラッシュメモリのメモリセルトランジスタの消去時における断面図を示す。この消去時において、制御ゲート電極１１に印加されるゲート電圧は、図４の制御回路３１により制御される。

図８に示すように、トンネル絶縁膜１０の電気的実効膜厚（Ｔ_ｅｆｆ）が例えば１５ｎｍの場合、制御回路３１は、消去時に、例えば−２０Ｖの負バイアスの電圧を制御ゲート電極１１に１秒間印加し、その後、例えば４Ｖの正バイアスの電圧を１秒間印加する。つまり、本実施形態の消去動作では、負バイアスの第１の電圧（−Ｖ３）を印加した後、正バイアスでかつ第１の電圧よりも絶対値が小さい第２の電圧（＋Ｖ４：｜Ｖ４｜＜｜Ｖ３｜）を印加する。

ここで、負バイアスの電圧を印加した時は、図９（ａ）に示すように、シリコン基板１から電荷蓄積層７にトンネル絶縁膜１０を介して正孔が導入されるとともに、一部の正孔がトンネル絶縁膜１０中の欠陥にトラップされる。しかし、その後、正バイアスの電圧を印加することにより、図９（ｂ）に示すように、トンネル絶縁膜１０中に電子が注入され、トラップされた正孔と相殺される。このとき、この正バイアスの電圧は、先に印加した負バイアスの電圧よりも絶対値が小さいため、電荷蓄積層７中に電子が注入されることなく、トンネル絶縁膜１０中にのみ電子が注入され、トラップされた正孔と相殺される。

［２−５］効果
上記第２の実施形態によれば、制御回路３１により、書き込み動作及び消去動作が制御される。

具体的には、書き込み動作の場合、正バイアス電圧を印加した後、正バイアス電圧よりも絶対値が小さい負バイアス電圧を印加する。これらの一連の動作を書き込み動作として行うことで、トンネル絶縁膜１０中にトラップされる電子を低減できる。従って、書き込み後に、トラップされた電子がシリコン基板１に抜けることが抑制される。これにより、しきい値劣化が解消されるので、電荷保持特性を向上することができる。さらに、この書き込み動作を行うことにより、トンネル絶縁膜１０中の界面のみならず、至る所に欠陥が生じ、電子がトラップされたとしても、その電子を引き抜くことで、電荷保持特性を向上することができる。

一方、消去動作は、負バイアス電圧を印加した後、負バイアス電圧よりも絶対値が小さい正バイアス電圧を印加する。これらの一連の動作を消去動作として行うことで、トンネル絶縁膜１０中にトラップされた正孔を低減できる。従って、消去後に、トラップされた正孔がシリコン基板１に抜けることが抑制される。これにより、しきい値劣化が解消されるので、電荷保持特性を向上することができる。さらに、この消去動作を行うことにより、トンネル絶縁膜１０中の界面のみならず、至る所に欠陥が生じ、正孔がトラップされたとしても、電子を注入し、その正孔と相殺することで、電荷保持特性を向上することができる。

尚、第２の実施形態の書き込み動作及び消去動作において、正バイアス時と負バイアス時とで印加時間を一定としていたが、これに限定されない。例えば、書き込み動作の場合、正バイアス電圧を印加した後、正バイアスよりも短い時間で負バイアス電圧を印加してもよい。また、消去動作の場合、負バイアス電圧を印加した後、負バイアスよりも短い時間で正バイアス電圧を印加してもよい。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

図１（ａ）は、本発明の第１の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示すワード線方向における断面図、図１（ｂ）は、本発明の第１の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示すビット線方向における断面図。本発明の第１の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示す断面図とメモリセルトランジスタにおける窒素濃度を示すグラフ。本発明の第１の実施形態に関連するフラッシュメモリにおけるメモリセルトランジスタを示す断面図とメモリセルトランジスタにおける窒素濃度を示すグラフ。本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示すブロック図。図５（ａ）は、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示すワード線方向における断面図、図５（ｂ）は、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタを示すビット線方向における断面図。本発明の第２の実施形態に係るフラッシュメモリの書き込み時におけるゲート電圧の関係を示すグラフ。図７（ａ）は、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタの動作を説明するための断面図。図７（ｂ）は、図７（ａ）に続く、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタの動作を説明するための断面図。本発明の第２の実施形態に係るフラッシュメモリの消去時におけるゲート電圧の関係を示すグラフ。図９（ａ）は、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタの動作を説明するための断面図。図９（ｂ）は、図９（ａ）に続く、本発明の第２の実施形態に係るフラッシュメモリにおけるメモリセルトランジスタの動作を説明するための断面図。

符号の説明

１…シリコン基板、２，６…シリコン酸化膜、３…シリコン窒化膜、３，５…シリコン酸窒化膜、７…電荷蓄積層、８…ブロック絶縁膜、９…素子分離絶縁膜、１０，２０…トンネル絶縁膜、１１…制御ゲート電極、３０…フラッシュメモリ、３１…制御回路、３２…ロウデコーダ、３３…カラムコーダ、３５…メモリセルアレイ、Ｓ／Ｄ…ソース／ドレイン層、ＣＨ…チャネル領域、ＭＴ…メモリセルトランジスタ。

Claims

半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と、
を具備し、
前記トンネル絶縁膜は、前記半導体基板上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成され、前記窒化膜に接する第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間に形成された酸窒化膜と、を有することを特徴とするフラッシュメモリ。
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を有するメモリセルトランジスタと、
前記メモリセルトランジスタを制御する制御回路と、
を具備し、
前記トンネル絶縁膜は、前記半導体基板上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成され、前記窒化膜に接する第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間に形成された酸窒化膜と、を有し、
前記制御回路は、正バイアスの第１の電圧を前記制御ゲート電極に印加した後、負バイアスでかつ前記第１の電圧よりも絶対値が小さい第２の電圧を前記制御ゲート電極に印加し、前記第１及び第２の電圧を印加する一連の動作を書き込み動作とし、負バイアスの第３の電圧を前記制御ゲート電極に印加した後、正バイアスでかつ前記第３の電圧よりも絶対値が小さい第４の電圧を前記制御ゲート電極に印加し、前記第３及び第４の電圧を印加する一連の動作を消去動作とすることを特徴とするフラッシュメモリ。
前記酸窒化膜の窒素濃度は、前記窒化膜の窒素濃度より低く、前記第１及び第２の酸化膜の窒素濃度より高く、
前記トンネル絶縁膜の窒素濃度は、前記窒化膜に向かって段階的に変化していることを特徴とする請求項１または２に記載のフラッシュメモリ。
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と、
を具備し、
前記トンネル絶縁膜は、前記半導体基板上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２の酸化膜と、前記窒化膜と前記第１の酸化膜との間に形成された第１の酸窒化膜と、前記窒化膜と前記第２の酸化膜との間に形成された第２の酸窒化膜とを有し、
前記第１の酸窒化膜の膜厚は、前記第２の酸窒化膜の膜厚よりも厚いことを特徴とするフラッシュメモリ。