CN111933795A - 记忆体单元及其制造方法、记忆体阵列 - Google Patents
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Abstract
本申请揭露一种记忆体单元及其制造方法和记忆体阵列。记忆体单元的制造方法包括：形成一开关元件，其中所述开关元件包含一第一电极；依序形成一第一金属层、一氧化物层与一第二金属层于开关元件上，其中第一金属层与第一电极电性连接；以及蚀刻第一金属层、氧化物层与第二金属层，以形成一记忆体结构。本申请将电阻式随机存取记忆体之非挥发性记忆体整合在开关元件中，并通过开关元件驱动包含有金属/绝缘物/金属结构的电阻式随机存取记忆体，是一种有别于传统技术的新型态的非挥发性记忆体。
Description
技术领域
本申请关于一种记忆体单元及其制造方法，特别关于一种非挥发性记忆体之记忆体单元及其制造方法和记忆体阵列。
背景技术
非挥发性记忆体(Non-volatile memory,NVM)具高密度、低成本、低功耗、长时间记忆能力以及高耐久性等优点，其中又以硅基的闪存(Flash memory)最具优势，因其具有更高的元件密度以及更低的制造成本。
随着可携式3C产品小体积大容量的需求日益增加，闪存是目前市场成长最快的半导体元件。然而，以现有制程技术量产之闪存，其微缩将达到物理极限，且其操作特性上仍有不足的地方，因此，一些新颖的随机存取记忆体(Random access memory,RAM)孕育而生，其中最引人注目的莫过于电阻式随机存取记忆体(Resistive random access memory,RRAM)。
电阻式随机存取记忆体(RRAM)一般是由上下两层金属电极及中间一层过渡金属氧化物(Transition metal oxide,TMO)所组成，主要原理是利用过渡金属氧化物之阻值会随着所加偏压的不同而不同，从高阻态(High resistance state，“1”)到低阻态(Lowresistance state，“0”)的过程称之为SET，相反地，从低阻态到高阻态的过程称之为RESET。电阻式随机存取记忆体(RRAM)的优势为高运作速度、低成本、低功耗、结构简单，因此，是新一代的非挥发性记忆体(NVM)的主流之一。
发明内容
本申请的目的为提供一种新型态的记忆体单元及其制造方法、记忆体阵列。
本申请提出一种记忆体单元的制造方法，包括：形成一开关元件，其中开关元件包含一第一电极、依序形成一第一金属层、一氧化物层与一第二金属层于开关元件上，其中第一金属层与第一电极电性连接、以及蚀刻第一金属层、氧化物层与第二金属层，以形成一记忆体结构。
在一实施例中，制造方法更包括：形成一保护层于记忆体结构与开关元件上、形成一通孔于保护层、及形成一导电层于保护层上，其中导电层通过通孔与第二金属层接触而电性连接。
本申请另提出一种记忆体单元，包括一开关元件以及一记忆体结构。开关元件包含一第一电极。记忆体结构具有一第一金属层、一氧化物层与一第二金属层依序设置于开关元件上；其中，开关元件通过第一电极与记忆体结构的第一金属层电性连接。
在一实施例中，记忆体单元更包括一保护层及一导电层。保护层设置于记忆体结构与开关元件上，保护层具有一通孔。导电层设置于保护层上，并通过通孔与第二金属层接触而电性连接。
在一实施例中，氧化物层包含锗氮氧化物或硅锗氮氧化物，或其组合。
在一实施例中，记忆体结构为一电阻式随机存取记忆体。
本申请又提出一种记忆体阵列，包括多个上述的记忆体单元，其中多个记忆体单元成阵列排列。
本申请又提出一种记忆体单元的制造方法，包括：形成一开关元件，其中开关元件为一非晶硅薄膜晶体管，并包含一第一电极、依序形成一第一金属层、一氧化物层与一第二金属层于开关元件上，其中第一金属层与第一电极电性连接，且氧化物层包含锗氮氧化物或硅锗氮氧化物，或其组合、蚀刻第一金属层、氧化物层与第二金属层，以形成一记忆体结构，其中记忆体结构为一电阻式随机存取记忆体、形成一保护层于记忆体结构与开关元件上形成一通孔于保护层、以及形成一导电层于保护层上，其中导电层通过通孔与第二金属层接触而电性连接。
承上所述，在本申请之记忆体单元及其制造方法和记忆体阵列中，是将包含有金属/绝缘物/金属(MIM)的记忆体结构与开关元件整合，以利用开关元件驱动包含有金属/绝缘物/金属(MIM)的记忆体结构。因此，本申请之记忆体单元和记忆体阵列的记忆体结构为金属/绝缘物/金属(MIM)的三明治结构，并为电阻式随机存取记忆体(RRAM)。另外，本申请将电阻式随机存取记忆体(RRAM)之非挥发性记忆体(NVM)整合在开关元件中，并通过开关元件驱动包含有金属/绝缘物/金属(MIM)结构的电阻式随机存取记忆体，因此，是一种有别于传统技术的新型态的非挥发性记忆体，并具有高运作速度、低成本、低功耗、结构简单的优势。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。在附图中：
图1A及图1B分别为本申请一实施例之一种记忆体单元的制造方法的流程步骤图。
图2A至图2E分别为本申请一实施例的记忆体单元的制造过程示意图。
图3为本申请另一实施态样的记忆体单元的示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本申请的示例性实施例的目的。但是本申请可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本申请的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其它特征、整数、步骤、操作、单元、组件和/或其组合。
以下将参照相关图式，说明依本申请一些实施例之记忆体单元及其制造方法、记忆体阵列，其中相同的元件将以相同的参照符号加以说明。
图1A与图1B分别为本申请一实施例之一种记忆体单元的制造方法的不同流程步骤图。如图1A所示，记忆体单元的制造方法包括步骤S01至步骤S03。其中，步骤S01为：形成一开关元件，其中开关元件包含一第一电极；步骤S02为：依序形成一第一金属层、一氧化物层与一第二金属层于开关元件上，其中第一金属层与第一电极电性连接；步骤S03为：蚀刻第一金属层、氧化物层与第二金属层，以形成一记忆体结构。
另外，在图1B中，除了步骤S01至步骤S03外，记忆体单元的制造方法更可包括步骤S04至步骤S06。其中，步骤S04为：形成一保护层于记忆体结构与开关元件上；步骤S05为：形成一通孔于保护层；步骤S06为：形成一导电层于保护层上，其中导电层通过通孔与第二金属层接触而电性连接。
以下，请分别参照图1A与图1B，并配合图2A至图2E所示，以说明上述的制造方法。其中，图2A至图2E分别为本申请一实施例的记忆体单元1的制造过程示意图。
如图1A所示，首先，先形成开关元件T，其中开关元件T包含一第一电极E1(步骤S01)。在实施上，如图2A所示，开关元件T可形成于一基材S上。其中，基材S可为刚性基材或是软性基材，并不限制。开关元件T可以半导体制程形成于基材S上，并例如以氢化非晶硅(a-Si:H)为主要材料，并例如但不限于为非晶硅(a-Si)薄膜晶体管(Thin-FilmTransistor,TFT)。
除了第一电极E1外，本实施例的开关元件T更具有一栅极G、一通道层C、一第二电极E2及一栅极介电层18。栅极G与通道层C对应设置，且两者通过栅极介电层18隔开，避免短路。栅极G的材质可为金属(例如为铝、铜、银、钼、或钛)或其合金所构成的单层或多层结构。
通道层C是以非晶硅材料制作。本实施例的开关元件T是一上栅极(top gate，即栅极G位于通道层C的上方)TFT为例，然并不以此为限，在不同的实施例中，开关元件T也可以是下栅极(bottom gate，即栅极G位于通道层C的下方)TFT，本申请并不限定。
第一电极E1与第二电极E2分别设置于通道层C上，且第一电极E1与第二电极E2分别与通道层C接触，于开关元件T之信道层C未导通时，第一电极E1与第二电极E2是电性分离。第一电极E1与第二电极E2之材质可为金属(例如铝、铜、银、钼、或钛)或其合金所构成的单层或多层结构。在本实施例中，第一电极E1例如为漏极，而第二电极E1例如为源极，然并不以此为限，在不同的实施例中，两者可相反。
另外，在本实施例中，一绝缘层19设置并覆盖于栅极G上，以保护栅极G。其中，栅极介电层18与绝缘层19可为有机材质例如为有机硅氧化合物，或无机材质例如为氮化硅、氧化硅、氮氧化硅、碳化硅、氧化铝、氧化铪、或上述材质之多层结构。此外，在图2A中，更显示有两个导电层16与一保护层15。两导电层16分别形成于第一电极E1与第二电极E2上，并分别与第一电极E1与第二电极E2接触而电性连接。而保护层15设置于第一电极E1与第二电极E2上，并位于导电层16的外侧。
接着，依序形成第一金属层11、氧化物层12与第二金属层13于开关元件T上，其中第一金属层11与第一电极E1电性连接(步骤S02)。如图2B所示，是由下而上依序形成第一金属层11、氧化物层12与第二金属层13于开关元件T上，使第一金属层11可通过导电层16与开关元件T的第一电极E1电性连接。在实施上，可以沉积(Deposition)制程，例如物理气相沉积法(physical vapor deposition,PVD)或化学气相沉积法(chemical vapordeposition,CVD)依序形成第一金属层11、氧化物层12与第二金属层13于开关元件T上。其中，第一金属层11或第二金属层13可为单一材料或多种材料的单层或多层的组合，其材料例如但不限于为金属或合金，金属例如为铝、铜、钛(Ti)、银或氮化钛(TiN)等，本申请并不限定。另外，氧化物层12可为一过渡金属氧化物(Transition metal oxide,TMO)，其材料可包含锗氮氧化物(GeOxNy)或硅锗氮氧化物(SixGeyONz)，或其组合。
接着，蚀刻第一金属层11、氧化物层12与第二金属层13，以形成一记忆体结构M(步骤S03)。如图2C所示(图2C及之后的图示未绘示基材S)，可通过干蚀刻或湿蚀刻制程于开关元件T上形成记忆体结构M，且记忆体结构M的第一金属层11与第一电极E1电性连接。其中，记忆体结构M为金属/绝缘物/金属(metal-insulator-metal,MIM)的三明治结构，并为一电阻式随机存取记忆体(RRAM)。电阻式随机存取记忆体(RRAM)的记忆电阻可在高阻态与低阻态之间切换，且可读取单元的电阻值而不影响储存的数据。
接着，如图1B与图2D所示，形成保护层14于记忆体结构M与开关元件T上。保护层14的材料可为氮化硅、氧化硅、氮氧化硅、碳化硅、氧化铝、氧化铪、或上述材质之多层结构。
之后，如图2E所示，形成一通孔O于保护层14(步骤S05)，例如以蚀刻制程于保护层14上形成通孔O。最后，再形成一导电层17于保护层14上，其中导电层17通过通孔O与第二金属层13接触而电性连接(步骤S06)。于此，导电层17除了形成于保护层14上，更填入通孔O内而与第二金属层13接触且电连接。
因此，本实施例的记忆体单元1包括开关元件T、记忆体结构M、保护层14及导电层17。开关元件T包含第一电极E1、第二电极E2、栅极G与通道层C。记忆体结构M具有第一金属层11、氧化物层12与第二金属层13依序设置于开关元件T上，且记忆体结构M的第一金属层11通过第一电极E1与开关元件T电性连接。保护层14设置于记忆体结构M与开关元件T上，且保护层14具有通孔O。而导电层17设置于保护层14上，并通过通孔O与第二金属层13接触而电性连接。
承上，在本实施例的记忆体单元1中，其记忆体结构M为金属/绝缘物/金属(MIM)的三明治结构，并为一电阻式随机存取记忆体(RRAM)，其记忆电阻可在高阻态与低阻态之间切换，且可读取单元的电阻值而不影响储存的数据。另外，本实施例的记忆体单元1是将嵌入(Embedded)锗氮氧化物(GeOxNy)/硅锗氮氧化物(SixGeyONz)的电阻式随机存取记忆体(RRAM)之非挥发性记忆体(NVM)整合在非晶硅薄膜晶体管(a-Si TFT)的技术，并通过非晶硅薄膜晶体管(开关元件T)驱动包含有金属/绝缘物/金属(MIM)结构的电阻式随机存取记忆体(RRAM)，是一种有别于传统技术的新型态的非挥发性记忆体。
此外，在一些实施例中，可通过上述的制程在基材S上形成多个开关元件T，以得到一开关阵列基板，并在开关阵列基板上的各开关元件T上依序形成包含有第一金属层11、氧化物层12与第二金属层13的金属/绝缘物/金属(MIM)的多个成阵列排列的记忆体结构M，进而得到电阻式随机存取记忆体(RRAM)整合在非晶硅薄膜晶体管(a-Si TFT)阵列的记忆体阵列。
另外，请参照图3所示，其为本申请另一实施态样的记忆体单元1a的示意图。记忆体单元1a与记忆体单元1相同，一样包含有开关元件T、记忆体结构M及导电层16、17，具体技术内容可参照上述记忆体单元1的相同元件，于此不再多作说明。另外，在记忆体单元1a中，第一金属层11为单层结构，其材料例如为氮化钛(TiN)，而第二金属层13为钛(Ti)与氮化钛(TiN)的双层结构，且导电层17的材料例如为铜化铝(AlCu)。
特别说明的是，在上述记忆体单元与记忆体阵列的制作步骤与过程中，由于所使用的材料与显示面板的材料有很多相同或相似处，特别是液晶显示面板或有机发光二极管显示面板，因此，本申请的记忆体单元与记忆体阵列可应用显示面板的制程与材料，也具有取材方便，制作流程简单等优点。
综上所述，在本申请之记忆体单元及其制造方法和记忆体阵列中，是将包含有金属/绝缘物/金属(MIM)的记忆体结构与开关元件整合，以利用开关元件驱动包含有金属/绝缘物/金属(MIM)的记忆体结构。因此，本申请之记忆体单元和记忆体阵列的记忆体结构为金属/绝缘物/金属(MIM)的三明治结构，并为电阻式随机存取记忆体(RRAM)。另外，本申请将电阻式随机存取记忆体(RRAM)之非挥发性记忆体(NVM)整合在开关元件中，并通过开关元件驱动包含有金属/绝缘物/金属(MIM)结构的电阻式随机存取记忆体，因此，是一种有别于传统技术的新型态的非挥发性记忆体，并具有高运作速度、低成本、低功耗、结构简单的优势。
以上所述仅为举例性，而非为限制性者。任何未脱离本申请的精神与范畴，而对其进行的等效修改或变更，均应包括于权利要求书范围中。
Claims (10)
1.一种记忆体单元的制造方法，其特征在于，包括：
形成一开关元件，其中所述开关元件包含一第一电极；
依序形成一第一金属层、一氧化物层与一第二金属层于所述开关元件上，其中所述第一金属层与所述第一电极电性连接；以及
蚀刻所述第一金属层、所述氧化物层与所述第二金属层，以形成一记忆体结构。
2.如权利要求1所述的制造方法，其特征在于，更包括：
形成一保护层于所述记忆体结构与所述开关元件上；
形成一通孔于所述保护层；及
形成一导电层于所述保护层上，其中所述导电层通过所述通孔与所述第二金属层接触而电性连接。
3.如权利要求1所述的制造方法，其特征在于，所述氧化物层包含锗氮氧化物或硅锗氮氧化物，或其组合。
4.如权利要求1所述的制造方法，其特征在于，所述记忆体结构为一电阻式随机存取记忆体。
5.一种记忆体单元，其特征在于，包括：
一开关元件，包含一第一电极；以及
一记忆体结构，具有一第一金属层、一氧化物层与一第二金属层依序设置于所述开关元件上；
其中，所述开关元件通过所述第一电极与所述记忆体结构的所述第一金属层电性连接。
6.如权利要求5所述的记忆体单元，其特征在于，更包括：
一保护层，设置于所述记忆体结构与所述开关元件上，所述保护层具有一通孔；及
一导电层，设置于所述保护层上，并通过所述通孔与所述第二金属层接触而电性连接。
7.如权利要求5所述的记忆体单元，其特征在于，所述氧化物层包含锗氮氧化物或硅锗氮氧化物，或其组合。
8.如权利要求5所述的记忆体单元，其特征在于，所述记忆体结构为一电阻式随机存取记忆体。
9.一种记忆体阵列，其特征在于，包括：
多个如权利要求5～6任一所述的记忆体单元，其中所述多个记忆体单元成阵列排列。
10.一种记忆体单元的制造方法，其特征在于，包括：
形成一开关元件，其中所述开关元件为一非晶硅薄膜晶体管，并包含一第一电极；
依序形成一第一金属层、一氧化物层与一第二金属层于所述开关元件上，其中所述第一金属层与所述第一电极电性连接，且所述氧化物层包含锗氮氧化物或硅锗氮氧化物，或其组合；
蚀刻所述第一金属层、所述氧化物层与所述第二金属层，以形成一记忆体结构，其中所述记忆体结构为一电阻式随机存取记忆体；
形成一保护层于所述记忆体结构与所述开关元件上；
形成一通孔于所述保护层；以及
形成一导电层于所述保护层上，其中所述导电层通过所述通孔与所述第二金属层接触而电性连接。
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