CN111095568A - 垂直薄膜晶体管 - Google Patents

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Abstract

垂直晶体管器件包括层堆叠，其垂直堆叠并且包括源极层、漏极层以及在源极层和漏极层之间的沟道层。在与沟道层共同的平面上形成栅极电极，并且在栅极电极和沟道层之间垂直地形成栅极电介质。第一触点在层堆叠的第一侧上与层堆叠接触，并且第二触点在与第一触点垂直的相反侧上形成。

Description

垂直薄膜晶体管
技术领域
本发明总体上涉及场效应晶体管(FET)，并且更具体地涉及具有用于认知器件电路的高电阻读出的垂直布置的FET。
背景技术
认知器件电路可以包括神经网络或其他机器学习设备结构。典型的晶体管操作更喜欢较高的电流以减少信号延迟。但是，较高电流的晶体管器件可能不适用于许多认知器件电路，认知器件电路可能需要较低的电流规格才能正常工作。
发明内容
根据本发明的实施例，一种半导体器件包括层堆叠，其垂直堆叠并且包括源极层、漏极层和位于源极层和漏极层之间的沟道层。在与沟道层共同的平面上形成栅极电极，并且在栅极电极和沟道层之间垂直地形成栅极电介质。第一触点在层堆叠的第一侧上与层堆叠接触，并且第二触点在与第一触点垂直的相对侧上形成。
另一半导体器件包括：衬底，其上形成线前端(FEOL)器件；以及交叉栅，该交叉栅包括多个第一线和横向于多个第一线形成的多个第二线。垂直晶体管的线后端(BEOL)在层间电介质层上形成，每个垂直晶体管包括垂直堆叠的层堆叠，并且包括源层、漏层以及在源层和漏层之间的沟道层；栅极电极在与沟道层相同的平面中形成；在栅极电极和沟道层之间垂直形成栅极电介质；第一触点将源极层连接至多个第一线中的一第一线；第二触点在与第一触点垂直的相对侧上形成，并且将漏极层连接到多个第二线中的一第二线。
一种用于形成半导体器件的方法，包括通过层间介电层(ILD)形成第一触点；在ILD层上并且在第一触点上方形成层堆叠，该层堆叠包括源极层、漏极层和在源极层和漏极层之间的沟道层；在ILD层上形成隔离层；在隔离层和层堆叠上保形地沉积栅极电介质；在隔离层上的栅极电介质上与沟道层在同一平面中形成栅极电极；在与第一触点垂直的相反侧上形成第二触点。
从本文说明性实施例的以下详细描述中这些和其他特征和优点将变得显而易见，将结合附图来阅读该说明性实施例。
附图说明
参考以下附图以下描述将提供优选实施例的细节，其中：
图1是示出根据本发明的实施例的用于采用低迁移率和高电阻复位晶体管的充电/放电电路以及交叉栅(crossbar grid)的示意图；
图2是示出根据本发明实施例的具有金属结构的线后端(BEOL)区域的剖视图，所述金属结构用于形成与要形成的薄膜晶体管的连接；
图3是图2的区域的剖视图，示出了根据本发明实施例的沉积的介电阻挡层；
图4是图3的区域的剖视图，示出了根据本发明实施例的在金属区域上方开口的介电阻挡层；
图5是图4的区域的剖视图，示出了根据本发明实施例的形成在介电阻挡层上和在介电阻挡层的开口中的金属阻挡层，以及用于形成要形成的TFT器件的源极、漏极和沟道层的层堆叠的形成；
图6是图5的区域的剖视图，示出了根据本发明实施例的金属阻挡层和用于形成TFT器件的源极、漏极和沟道层的层堆叠，所述TFT器件被构图以定TFT器件的尺寸和形状；
图7是图6的区域的剖视图，示出了根据本发明实施例的在介电阻挡层上形成的隔离层；
图8是图7的区域的剖视图，示出了根据本发明实施例的在层堆叠和隔离层上形成的栅极电介质以及在栅极电介质上形成的栅极金属；
图9是图8的区域的剖视图，示出了根据本发明实施例的被构图以形成栅极导体的栅极金属，该栅极导体与TFT器件的沟道层的位置相关联；
图10是图9的区域的剖视图，示出了根据本发明实施例的在TFT器件的栅极导体上形成的介电材料；
图11是图10的区域的剖视图，示出了根据本发明实施例形成的层间电介质层；
图12是图11的区域的剖视图，示出了根据本发明的实施例的被构图以形成用于金属结构的开口和触点的层间电介质层；
图13是图12的区域的剖视图，示出了根据本发明实施例的在层间电介质层中形成的多个触点和多条金属线；
图14是示出了根据本发明实施例的在BEOL区域中形成的BEOLTFT器件和在其下方形成的线前端(FEOL)器件的剖视图；以及
图15是示出了根据本发明实施例的用于形成低迁移率、低电流、高电阻的垂直TFT的方法的框图/流程图。
具体实施方式
高电阻FET可以用于存储设备的读出操作，并且在包括神经网络等的认知器件中特别有用。高电阻FET可以包括导致较低电流的低迁移率特性。这些特性可以由TFT器件的源极、漏极和沟道层中的材料和掺杂水平来提供。
在有用的实施例中，高电阻FET可以包括在多个交叉(crossbar)电路中，其中高电阻FET是连接交叉栅(crossbar grid)的行和列中的金属线的电路的一部分。在其他实施例中，TFT器件可以用于显示应用等。尽管典型的晶体管操作由于低延迟性能而希望使用较高的电流，但某些应用(例如，交叉认知应用)需要较低的电流或较高的电阻才能提供令人满意的操作。
本发明的实施例包括新的垂直薄膜晶体管(TFT)器件，该器件可以包括低迁移率并因此具有低电流。TFT可以在衬底表面上制造为线前端(FEOL)器件或作为线后端(BEOL)器件或其组合或变型。在BEOL处构建的TFT可以靠近布线和BEOL电容器，后者通常在制造过程的后期制造。这样的布置可以具有减少延迟和其他电子益处以及有效利用可用芯片面积的优点。TFT优选地垂直设置，以提供易于制造以及芯片面积效率。
在有用的实施例中，提供了根据本发明的方面的形成垂直TFT的方法。虽然可以在衬底水平(例如，FEOL)处或附近形成垂直TFT，但是这些方法将描述用于半导体器件或芯片的在BEOL处形成垂直TFT的细节。
应该理解，将根据给定的说明性架构来描述本发明的各方面；然而，在本发明的各方面的范围内，可以改变其他架构、结构、衬底材料以及工艺特征和步骤。
还将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，其可以直接在另一元件上或也可以存在中间元件。相反，当一个元件被称为“直接在另一个元件上”或“直接在另一个元件之上”时，则不存在中间元件。还应当理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”至另一个元件时，则不存在中间元件。
本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以以图形计算机编程语言来创建并且可以存储在计算机存储介质(诸如磁盘、磁带、物理硬盘驱动器或例如在存储访问网络中的虚拟硬盘驱动器)。如果设计人员未制造芯片或用于制造芯片的光刻掩模，则设计人员可以通过物理方式(例如，通过提供存储该设计的存储介质的副本)或以电子方式(例如，通过互联网)将设计结果直接或间接地传输给此类实体。然后将存储的设计转换成用于制造光刻掩模的适当格式(例如，GDSII)，该光刻掩模通常包括要在晶片上形成的提及的芯片设计的多个副本。光刻掩模用于限定要被蚀刻或亦被处理的晶片(和/或晶片上的层)的区域。
如本文所述的方法可以用于集成电路芯片的制造中。制造商可以以原始晶片形式(即，具有多个未封装芯片的单个晶片)、裸芯片或封装形式来分发所得的集成电路芯片。在后一种情况下，芯片安装在单芯片封装(例如塑料载体，引线固定在母板或更高级别的载体)上，或者安装在多芯片封装(例如具有或表面互连或掩埋互连或二者的陶瓷载体)。然后在任何情况下，将该芯片与其他芯片、分立电路元件和/或其他信号处理设备集成在一起，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是任何包含集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
还应该理解，将根据所列元素例如SiGe描述材料化合物。这些化合物包括化合物中不同比例的元素，例如，SiGe包括SixGe1-x等，其中x小于或等于1。此外，根据本发明其他元素可以包含在化合物中，并且仍然起作用。具有附加元素的化合物在本文中将被称为合金。
在说明书中对“一个实施例”或“实施例”及其其他变型的引用意味着结合该实施例描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在实施例中”以及任何其他变型的出现不一定都指的是同一实施例。
应当理解，使用以下任何一个：“/”、“和/或”和“至少一个”，例如在“A/B”，“A和/或B”和“A和B中的至少一个”的情况下，旨在涵盖仅选择第一个列出的选项(A)或仅选择第二个列出的选项(B)或选择两个选项(A和B)。作为另一示例，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这种措词旨在仅选择第一列出的选项(A)，或仅选择第二个列出的选项(B)，或仅选择第三个列出的选项(C)，或仅选择第一个和第二个列出的选项(A和B)，或仅选择第一个和第三个列出的选项(A和C)，或者仅选择第二个和第三个列出的选项(B和C)，或者选择所有三个选项(A和B和C)。如对本领域和相关领域的普通技术人员显而易见的那样，对于列出的许多项目，这可以扩展。
本文中使用的术语仅出于描述特定实施例的目的，并且不旨在限制示例实施例。如本文所使用的，单数形式“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。将进一步理解的是，当在本文中使用时，术语“包含(现在时)”，“包含(进行时)”，“包括(现在时)”和/或“包括(进行时)”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组。
在本文中可以使用空间相对术语，例如“在...下方”，“下方”，“在下方”，“在...上方”，“在上方”等，以便于描述，来描述如图所示的一个元件或特征与另一元件或特征的关系。将理解的是，空间相对术语意图涵盖器件在使用或操作中的不同取向以及在附图中所描绘的取向。例如，如果图中的器件是翻转的，则被描述为在其他元件或特征“下”或“之下”的元件将被定向为在其他元件或特征“之上”。因此，术语“在…下方”可以包括在…上方和在…下方两个方位。可以以其他方式定向设备(旋转90度或其他方向)，并且可以相应地解释本文中使用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
将理解，尽管术语第一、第二等在本文中可用于描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的范围。
现在参考附图，其中相似的数字表示相同或相似的元件，并且首先参考图1，该示意图示出了具有读出场效应晶体管(FET)20的电路10。在节点A和B之间采用读出FET 20以读出存储在电容器22中的电荷。电容器22根据输入V1和V2充电或放电，输入V1和V2使用充电晶体管26和放电晶体管24控制电容器22的充电和放电。充电晶体管26和放电晶体管24可以分别包括p型FET(PFET)和N型FET(NFET)；然而，这些器件和读出晶体管20(例如，NFET)可以根据需要具有相反的极性。
应当理解，电路10可以包括另外的或不同的组件，并且可以根据需要执行类似或完全不同的任务(例如，用于显示设备的像素晶体管等)。在一个有用的实施例中，读出FET20包括在交叉阵列30中。交叉阵列30包括横向金属线12、14的网格。一组金属线(例如，线12)可以包括位线；而另一组，(例如，线14)可以包含字线，反之亦然。读出FET 20的源极和漏极(节点A和B)耦合到线12、14。
在一个实施例中，交叉阵列30形成了神经网络或其他模拟神经元的认知器件。神经网络存储设备中模拟学习的路径信息。可以改变读出FET 20的特性以提供模拟学习的响应性。在一个实施例中，可以采用高电阻或低电流来将阵列30的目标用作认知装置。也可以采用其他用途和方法。
参考图2，示出了处于部分制造状态的半导体器件100的剖视图。在该示例中，设备100已经经历了先前的处理以在线前端(FEOL)结构上方形成介电层102。FEOL结构可以包括，例如，在衬底中形成的晶体管(具有扩散区域)、触点、金属线、介电层等。虽然可以使用本实施例在FEOL处形成器件，但是本示例将示出并描述在器件100的制造周期中，在或靠近线后端(BEOL)形成垂直薄膜晶体管(TFT)。介电层102可以包括层间介电(ILD)层。
器件包括形成在介电层102中的金属结构104、106、108、110和112。介电层102可包括电介质材料，例如低介电常数的电介质材料、硅的氧化物、氮化物和氧氮化物或其他合适的介电材料。金属结构104、106、108、110和112可以包括任何合适的导电材料，例如掺杂的多晶金属、金属(例如钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金等)、导电金属化合物材料(例如氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管，导电碳、石墨烯或任何这些材料以一层或多层的形式存在的合适的组合。
金属结构104、106、108、110和112可以包括触点、金属线或其他导电部件。金属结构104、106、108、110和112可以以任何合适的配置来布置。可以采用平坦化工艺等来平坦化器件100的顶表面并暴露结构106和112。该平坦化工艺可以包括蚀刻工艺或化学机械抛光(CMP)。
参考图3，在器件100的表面上形成介电阻挡层114。介电阻挡层114可以包括氮化物、N嵌段(N-block)或其他合适的电介质材料。在一个实施例中，介电阻挡层的厚度在大约10nm至大约20nm之间，但是也可以采用其他厚度。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或任何其他合适的沉积工艺来形成介电阻挡层114。
参考图4，对介电阻挡层114进行构图以在金属结构112上形成开口116。构图过程可以包括光刻或任何其他合适的构图过程。构图工艺使金属结构112暴露，使得在下一步骤中形成的导电材料可以与金属结构112电接触。
参考图5，在器件100上形成层堆叠126。层堆叠126包括用于垂直TFT器件的源区，沟道区和漏区的形成。沉积阻挡金属层118以填充开口116，与金属结构112接触并覆盖介电层114。阻挡金属层118可以包括用作扩散阻挡的金属化合物，例如导电金属化合物材料或金属(例如氮化钽、氮化钛、钽、氮化钨，TaSiN、这些材料和其他材料的组合)。可以使用化学气相沉积工艺(CVD)、物理气相沉积(PVD)或其他合适的沉积工艺来沉积阻挡金属层118。
堆叠126还包括层120、122和124。这些层可以一起形成或分开形成。在一实施例中，层120、122和124由多晶硅形成。在沉积多晶硅层之后，可以用适当的掺杂剂掺杂沉积的多晶硅，或者可替代地，在形成多晶硅层时采用原位掺杂沉积工艺。在另一个实施例中，根据需要，分别形成层120、122和124，并原位或在形成之后对其进行掺杂。层120、122和124的沉积可以包括CVD工艺、PVD工艺(例如，蒸发)或任何其他合适的工艺。使用多晶硅或非晶硅允许容易地形成要形成的TFT。尽管考虑将单晶材料用于层120、122、124，但是可以在FEOL位置处更容易地形成这些器件。
堆叠126的层120、122和124的掺杂量和导电类型将取决于所形成的器件的类型。在一示例中，要形成的器件可以包括NFET器件，并且层120可以掺杂有n+浓度的n个掺杂剂，层122可以保持不掺杂，并且层124可以掺杂有n+浓度的n个掺杂剂。在另一个示例中，要形成的器件可以包括PFET器件，并且层120可以掺杂有p+浓度的p掺杂剂，层122可以保持不掺杂并且层124可以掺杂有p+浓度的p掺杂剂。
虽然可以将源极和漏极并置，但是所描述的实施例可以包括源极层120和漏极层124。在所示的示例中，层122形成用于要形成的垂直TFT器件的沟道层122。在一个实施例中，层120、122和124具有相等的厚度，但是可以采用不同的厚度。层120、122和124的厚度可以包括50nm至200nm，以提供垂直的TFT结构。金属结构108、110和112通过阻挡金属层118(如果使用的话)提供到源极层120的连接。
根据本发明的各方面，可以控制层120、122和124的尺寸(例如，厚度)、形状和掺杂水平以调节或以其他方式提供对要形成的晶体管器件的电阻控制。以此方式，可以创建特别适用于例如具有交叉栅结构的认知器件的较高电阻的设备。另外，使用例如多晶硅的多晶材料，增加了电阻，因此减小了要形成的晶体管中的电流。
参照图6，执行构图工艺以对堆叠126进行构图和成形以形成晶体管形状128。当从器件100的顶部向下朝层124观察时，晶体管形状128可以包括任何有用的形状。该形状可以包括圆形、椭圆形、多边形(例如，正方形、矩形、三角形、八边形等)。构图工艺可以包括光刻构图工艺或任何其他构图工艺。
在一个实例中，可将光致抗蚀剂沉积在堆叠上并暴露于光以形成抗蚀剂掩模。然后，可以执行各向异性蚀刻，例如，反应性离子蚀刻(RIE)工艺，以将叠层126向下蚀刻至介电层114。可以对叠层126的所有层或执行单蚀刻工艺或者可以采用多蚀刻工艺，取决于材料和结构。
参考图7，隔离层130沉积在器件100上。隔离层130可以包括任何包括例如氧化硅、氮化硅、硅酸盐玻璃或任何其他合适的电介质的电介质材料。间隔物层130最初覆盖该层124。可以采用诸如CMP的平坦化工艺来去除间隔物层130的电介质材料直到层124。然后，可以采用选择性的凹陷蚀刻来使介电材料凹陷到相对于成形晶体管128达到高度132。凹陷蚀刻可包括对成形晶体管128的材料(例如，层120、122、124)具有选择性的湿法或干法蚀刻工艺。高度132定义了一个用于待形成的栅极导体的位置。栅极导体应与沟道层122相对对准，并将位于隔离层130的顶部。
参考图8，在装置100上方共形地形成介电层134。介电层134形成在沟道层122和形成在介电层134上的栅极导体层136之间的栅极介电层。介电层134可以使用CVD、PVD或其他合适的沉积工艺来形成。
介电层134可以包括氧化物、氮化物或其他合适的电介质材料。在一实施例中，介电层134包括“高k”电介质材料，其特征在于介电常数(k)高于SiO2的介电常数。高k电介质材料可以包括但不限于氧化铪、硅酸铪、氧化钛、钛酸钡锶(BSTs)和钛酸锆铅(PZTs)。
栅极导体层136包括导电材料，该导电材料包括但不限于金属、金属合金、金属氮化物和金属硅化物，以及其叠层及其复合物。在一个实施例中，栅极导体层136可以是任何金属，包括但不限于W、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh和Re，以及包括前述导电元素金属中的至少一种的合金。栅极导体层136还可包括掺杂的多晶硅和/或多晶硅-锗合金材料(即，具有从每立方厘米1x1018个掺杂剂原子到每立方厘米1x1022个掺杂剂原子的掺杂剂浓度)和多晶硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。
在有用的实施例中，栅极导体层136包括使用CVD、溅射或其他合适的沉积工艺沉积的金属。可以用于至少一个栅极导体层的金属的示例可以包括但不限于W、Ti、Ta、Cu、Pt、Ag、Au、Al、TiN、WN、TaN、TiAlN、TaAlN、及其合金。
栅极导体层136与层122相邻(例如，共面)定位，该层122用作源极120和漏极124之间的沟道层。栅极导体层136被沉积、平坦化(例如，CMP)并凹陷(例如，通过湿法蚀刻或干法蚀刻)以控制栅极导体层136的厚度和顶部高度。此外，栅极导体层136位于堆叠126的适当位置(例如，以沟道层为中心尽管可以提供偏移)并且在晶体管形状128的所有侧面上部分地或完全地围绕沟道层122。
参考图9，对栅极导体层136进行构图以形成构图的栅极导体138。可以对栅极导体138进行构图以控制栅极导体138的尺寸和形状。栅极导体138可以完全或部分地围绕晶体管形状128。构图工艺可以包括光刻构图工艺或任何其他构图工艺。
在一个示例中，可以将光致抗蚀剂沉积在栅极导体层136上，并暴露于辐射(例如紫外线(UV)光)以形成抗蚀剂掩模。然后，可以执行各向异性蚀刻(例如反应离子蚀刻(RIE)工艺)，以将栅极导体层136向下蚀刻至栅极介电层134。
参考图10，需要将栅极导体138电隔离。介电覆盖层140例如通过CVD、旋涂工艺或其他合适的工艺沉积在器件100上方。覆盖层140可以包括氧化物、氮化物或任何其他合适的介电材料。在一实施例中，沉积覆盖层，然后对其进行平坦化工艺，例如CMP工艺或蚀刻，以将电介质材料减小到层124上的栅极电介质134的水平。在一个实施例中，介电覆盖层140可以保留厚度足以形成其他金属结构(例如，还形成层间电介质(ILD)层)。或者，可以形成第二介电层(ILD 142，图11)以增加用于形成金属结构的介电材料的厚度，如下所述。
参考图11，在器件100上形成层间介电层(ILD)142。ILD142可以与覆盖层140同时形成，或者可以在单独的工艺中形成。在一个实施例中，ILD 142可以包括氧化物、氮化物或任何其他合适的电介质材料。在一个实施例中，ILD 142包括与覆盖层140相同的材料。在其他实施例中，可以将不同的材料用于覆盖层140和ILD142。沉积ILD 142，然后对其进行平坦化工艺。例如，使用CMP工艺或蚀刻以将介电材料减少到期望水平。
参照图12，对ILD 142进行构图以形成穿过其中的开口144、146和148。开口144、146和148可以通过一个或多个光刻构图和蚀刻序列形成。一种蚀刻工艺可以形成相对于抗蚀剂掩模(未示出)的触点孔150，并且另一蚀刻可以形成相对于另一抗蚀剂掩模(未示出)的金属线沟槽152。
开口144暴露层124以提供到晶体管的漏极的连接路径。开口146暴露出栅极导体138以提供栅极触点路径。开口148暴露出金属结构106，以提供用于其他连接的连接路径。
参考图13，在器件100上沉积金属或导电层以填充开口144、146和148。可以执行诸如CMP或蚀刻的平坦化工艺以去除多余的金属并形成触点162、166和170以及金属线164、168和172。
触点162、166和170以及金属线164、168和172可以包括任何合适的导电材料，例如多晶或非晶硅、锗、硅锗、金属(例如钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳碳纳米管、导电碳、石墨烯或这些材料的任何合适组合。导电材料可以进一步包括在沉积期间或之后掺入的掺杂剂。触点162、166和170以及金属线164、168和172可以在阻挡材料或衬里(例如，TaN、TiN等(未示出))上形成。
晶体管160可以在器件100的上层内的金属线164和108之间形成。晶体管160可以包括以交叉栅或其他金属结构配置连接的晶体管20(图1)。在一示例中，金属线164可包括金属线14(图1)，并且金属线108可包括金属线12(图1)。如图13所示，金属线164连接到晶体管160的A，金属线108连接到晶体管160的B。金属线108和金属线164可以横向地排列在交叉布置中。
应当理解，晶体管160和金属线108、164可以不同地形成或布置。例如，金属线108和164可以形成在晶体管160下方或晶体管160上方的栅格中。晶体管160也可以形成在与一个或多个金属线108、164相同的平面中。金属线和结构可以被配置为根据需要使用触点和金属线与晶体管160的源极和漏极侧连接。
应当进一步理解，晶体管160垂直设置并且包括水平堆叠的层120、122、124。水平堆叠的层120、122、124包括使用栅极电极(138)启用的沟道层122，该栅极电极围绕或至少部分围绕沟道层122。在所示的说明性实施例中，晶体管160在器件100的BEOL部分内形成。然而，晶体管可以在器件内的任何水平或不同水平上存在。
参考图14，认知器件200的示意性剖视图示出了根据本发明的实施例的在BEOL处形成的晶体管160。器件200还示出了FEOL晶体管210。FEOL晶体管210可以包括以类似于晶体管160的方式形成的垂直晶体管，但是采用单晶或多晶的源极、漏极和沟道层材料。
在所示的实施例中，晶体管210可以包括平面晶体管、薄膜晶体管、垂直晶体管、垂直TFT或任何其他合适的晶体管类型。晶体管210可以形成在衬底202处或附近，并且可以使用形成在一个或多个ILD 204中的触点212和/或金属线216、214连接到其他器件。晶体管160如在BEOL中所描述的那样形成并且使用触点218和220连接到金属线(例如，在交叉栅中)(未示出)。
可以继续进行其他BEOL结构的形成，包括但不限于ILD、触点、金属线、金属-绝缘体-金属(MIM)电容器等。
参考图15，示意性地示出和描述了用于形成半导体器件的方法。在一些替代实施方式中，框中指出的功能可以不按图中指出的顺序发生。例如，实际上可以基本上同时执行连续示出的两个框，或者有时可以以相反的顺序执行这些框，取决于所涉及的功能。还应注意，框图和/或流程图的每个框以及框图和/或流程图的框的组合可以由执行指定功能或动作或执行特殊用途的硬件和计算机指令的组合的基于硬件的专用系统来实现。
在框302中，通过层间介电层(ILD)(例如，先前或第一ILD)形成第一触点。该ILD可以位于FEOL结构和BEOL结构之间的FEOL区域中，也可以位于BEOL区域中。所述第一触点可以连接到FEOL结构或任何其他合适的结构，例如，沿第一方向设置的交叉栅的线。在方框304中，在一个实施例中，可以形成介电阻挡层并对其构图以形成向下到第一触点的开口。在框306中，可以在介电阻挡层上和介电阻挡层的开口中形成金属阻挡层。
在框308中，在ILD层上(如果存在，在介电阻挡层或金属阻挡层上)和第一触点上方形成层堆叠。层堆叠包括源极层、漏极层和设置在源极层和漏极层之间的沟道层。源极层和漏极层可以类似地掺杂以形成NFET或PFET。在一实施例中，沟道层是不掺杂的。层堆叠的尺寸和维度被设置为形成垂直TFT。所采用的材料、掺杂水平和器件的形状都可以用来调节迁移率、电阻和通过器件的电流。这种采用低迁移率高电阻结构的控制和能力在认知器件应用中很有用。对于堆叠的每一层，可以使用相同的基础材料来沉积层堆叠，其中源极层和漏极层包括相同的掺杂电导率并且沟道层未被掺杂。在其他实施例中，可以将不同的材料用于不同的层。在一个实施例中，将多晶材料用于层堆叠，并且将相同的基础材料(例如，多晶硅)用于源极、漏极和沟道层。
在方框310中，可以对可以包括或可以不包括金属阻挡层的层堆叠进行构图，以形成要形成的晶体管的形状。可以采用光刻或其他构图技术。
在框312中，在第一ILD层(如果存在或介电阻挡层)上形成隔离层，以提供用于形成栅极金属的平台，以使栅极金属与沟道层一起定位。
在方框314中，将栅极电介质保形地沉积在隔离层和层堆叠上。在方框316中，在与隔离层上的栅极电介质上的沟道层相同的平面中形成栅极电极。这可以包括沉积工艺和构图工艺。栅极电极可以围绕或部分围绕沟道层，并且栅极电介质设置在栅极电极和沟道层之间。栅极电极在沟道层的外围处至少部分地围绕沟道层。
在框318中，在栅极电极和层堆叠上方形成电介质覆盖层和/或第二ILD。在框320中，在与第一触点相对的一侧(垂直偏移)上形成第二触点。第一触点和第二触点连接到由层堆叠形成的垂直TFT。在框322中，处理可以继续以完成设备。垂直TFT可以在半导体器件的线区域的后端处的电介质层上形成。垂直TFT可以使用第一触点使其源极层与第一金属线连接，并且漏极层可以使用第二触点与交叉网格结构中的第二金属线(被设置横向于第一金属线)连接。
已经描述了用于半导体器件的优选实施例和用于形成半导体器件的方法(其意图是说明性的而非限制性的)，应注意，本领域技术人员可以根据以上教导进行修改和变型。因此，应当理解，可以在所公开的特定实施例中进行改变，这些改变在由所附权利要求概述的本发明的范围内。

Claims (17)

1.一种垂直晶体管器件，包括：
层堆叠，其垂直堆叠并且包括源极层、漏极层和位于所述源极层和所述漏极层之间的沟道层；
栅极电极，在与所述沟道层相同的平面中形成；
栅极电介质，在所述栅极电极和所述沟道层之间垂直形成；
第一触点，在所述层堆叠的第一侧上与所述层堆叠接触；以及
第二触点，在与所述第一触点垂直的相对侧上形成。
2.如权利要求1所述的垂直晶体管器件，其中，所述层堆叠包括相同的基础材料。
3.如权利要求1所述的垂直晶体管器件，其中，所述源极层和所述漏极层包括相同的掺杂导电性，并且所述沟道层是未掺杂的。
4.如权利要求1所述的垂直晶体管器件，其中，所述栅极电极在所述沟道层的外围完全围绕所述沟道层。
5.如权利要求1所述的垂直晶体管器件，其中，所述栅极电极在所述沟道层的外围部分地围绕所述沟道层。
6.如权利要求1所述的垂直晶体管器件，其中，所述半导体器件在所述半导体器件的线区域的后端处的电介质层上形成。
7.如权利要求1所述的垂直晶体管器件，其中，所述源极层连接至第一金属线，并且所述漏极层连接至第二金属线，所述第二金属线在交叉栅结构中被设置横向于所述第一金属线。
8.如权利要求1所述的垂直晶体管器件，其中，所述源极层、所述漏极层和所述沟道层包括多晶材料以增加器件电阻并减小器件电流。
9.如权利要求8所述的垂直晶体管器件，其中，所述多晶材料包括多晶硅。
10.如权利要求1所述的垂直晶体管器件，其中，所述源极层、所述漏极层和所述沟道层均具有相同的厚度。
11.如权利要求10所述的垂直晶体管器件，其中，所述相同的厚度在大约50nm至大约200nm之间。
12.一种半导体器件，包括：
衬底，其上形成有线前端(FEOL)器件；
交叉栅，其包括多个第一线和横向于所述多个第一线形成的多个第二线；
垂直晶体管的线后端(BEOL)，每种类型在权利要求1至11中任一权利要求中限定，其中，所述多个第二触点将所述漏极层连接到所述多个第二线中的一第二线。
13.一种形成半导体器件的方法，包括：
通过层间介电层(ILD)形成第一触点；
在所述ILD层上并在所述第一触点上方形成层堆叠，该层堆叠包括在源极层、漏极层以及所述源极层和所述漏极层之间的沟道层；
在所述ILD层上形成隔离层；
在所述隔离层和所述层堆叠上保形地沉积栅极电介质；
在所述隔离层上的所述栅极电介质上与所述沟道层在同一平面中形成栅极电极；以及
在与所述第一触点垂直的相对侧上形成第二触点。
14.如权利要求13所述的方法，其中形成所述层堆叠包括为所述层堆叠的每一层沉积相同的基础材料，其中所述源极层和所述漏极层包括相同的掺杂电导率并且所述沟道层未被掺杂。
15.如权利要求13所述的方法，其中，所述栅极电极在所述沟道层的外围处至少部分地围绕所述沟道层。
16.如权利要求13所述的方法，其中，所述半导体器件在所述半导体器件的线区域的后端处的电介质层上形成。
17.如权利要求13所述的方法，还包括：使用所述第一触点，将所述源极层连接至所述第一金属线，以及所述第二触点将所述漏极层连接至横向地布置于开关交叉网格结构中的所述第一金属线的第二金属线。
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