JP2020535642A - 縦型トランジスタ・デバイス、半導体デバイス、および半導体デバイスを形成するための方法 - Google Patents
縦型トランジスタ・デバイス、半導体デバイス、および半導体デバイスを形成するための方法 Download PDFInfo
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Abstract
【課題】縦型トランジスタ・デバイス、半導体デバイス、および半導体デバイスを形成するための方法を提供する。【解決手段】縦型トランジスタ・デバイスが、縦方向にスタックされ、ソース層、ドレイン層、およびソース層とドレイン層との間のチャネル層を含む、層のスタックを含む。チャネル層との共通面内にゲート電極が形成され、ゲート電極とチャネル層との間に縦方向にゲート誘電体が形成される。第１のコンタクトが層のスタックの第１の側で層のスタックと接触し、第１のコンタクトから縦方向に反対側に第２のコンタクトが形成される。【選択図】図１３
Description
本発明は、一般に、電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、コグニティブ・デバイス回路（cognitive device circuit）のための高抵抗の読み出しを有する、縦方向に配設されたＦＥＴに関する。
コグニティブ・デバイス回路は、ニューラル・ネットワークまたは他の機械学習デバイス構造を含むことができる。一般的なトランジスタ動作では、信号遅延を低減するために高電流が好ましい。しかしながら、高電流トランジスタ・デバイスは、適切な動作のために低電流仕様を必要とし得る多くのコグニティブ・デバイス回路にとって適切でない場合がある。
したがって、当技術分野において、前述の問題に対処する必要がある。
本発明の実施形態によれば、半導体デバイスが、縦方向にスタックされ、ソース層、ドレイン層、およびソース層とドレイン層との間のチャネル層を含む、層のスタックを備える。チャネル層との共通面内にゲート電極が形成され、ゲート電極とチャネル層との間に縦方向にゲート誘電体が形成される。第１のコンタクトが層のスタックの第１の側で層のスタックと接触し、第１のコンタクトから縦方向に反対側に第２のコンタクトが形成される。
別の半導体デバイスは、基板工程（ＦＥＯＬ：front end of line）デバイスが形成された基板と、第１の線、および第１の線に対し交差するように形成された第２の線を含むクロスバー・グリッドとを備える。層間誘電体層の上に配線工程（ＢＥＯＬ：back end of line）縦型トランジスタが形成され、縦型トランジスタは、各々、縦方向にスタックされ、ソース層、ドレイン層、およびソース層とドレイン層との間のチャネル層を含む、層のスタックと、チャネル層と共通面内に形成されたゲート電極と、ゲート電極とチャネル層との間に縦方向に形成されたゲート誘電体と、ソース層を複数の第１の線のうちの１つの第１の線と接続する第１のコンタクトと、第１のコンタクトから縦方向に反対側に形成され、ドレイン層を複数の第２の線のうちの１つの第２の線と接続する第２のコンタクトとを備える。
半導体デバイスを形成するための方法が、層間誘電体（ＩＬＤ：inter level dielectric）層を通じて第１のコンタクトを形成することと、ＩＬＤ層に、第１のコンタクトの上に層のスタックを形成することであって、層のスタックは、ソース層、ドレイン層、およびソース層とドレイン層との間のチャネル層を含むことと、ＩＬＤ層の上にスペーサ層を形成することと、スペーサ層および層のスタックの上にゲート誘電体をコンフォーマルに堆積することと、スペーサ層のゲート誘電体の上に、チャネル層と共通面にゲート電極を形成することと、第１のコンタクトと縦方向に反対側に第２のコンタクトを形成することとを含む。
これらの特徴および利点ならびに他の特徴および利点は、その例示的な実施形態の以下の詳細な説明から明らかになるが、その説明は添付の図面と併せて読む必要がある。
以降の説明では、以下の図を参照して、好ましい実施形態を詳細に示す。
高抵抗ＦＥＴは、メモリ・デバイスの読み出し動作のために用いることができ、ニューラル・ネットワーク等を含み得るコグニティブ・デバイスにおいて特に有用である。高抵抗ＦＥＴは、結果として低電流をもたらす低移動度特性を含むことができる。これらの特性は、ＴＦＴデバイスのソース層、ドレイン層およびチャネル層における材料およびドーピング・レベルによって提供することができる。
有用な実施形態において、高抵抗ＦＥＴは、クロスバー回路に含めることができ、クロスバー回路において、高抵抗ＦＥＴはクロスバー・グリッドの行および列における金属線を接続する回路の一部である。他の実施形態では、ＴＦＴデバイスは、ディスプレイ用途等において用いることができる。一般的なトランジスタ動作では、低遅延性能に起因して高電流が好ましいが、クロス・バー・コグニティブ用途等のいくつかの用途は、満足のいく動作を提供するために、低電流または高抵抗を必要とする。
本発明の実施形態は、低移動度を含むことができ、このため低電流を含むことができる、新規の縦型（vertical）薄膜トランジスタ（ＴＦＴ：thin film transistor）デバイスを含む。ＴＦＴは、基板工程デバイス（ＦＥＯＬ）として、もしくは配線工程（ＢＥＯＬ）デバイスとして、またはそれらの組合せもしくは変形として、基板表面上に製造することができる。ＢＥＯＬにおいて構築されたＴＦＴは、多くの場合に製造プロセスにおいて後に製造される、配線およびＢＥＯＬコンデンサのより近くに設けることができる。そのような配置は、遅延を低減する利点および他の電子的利益、ならびに利用可能なチップ面積の効率的な使用を有することができる。ＴＦＴは、好ましくは、製造の容易さおよびチップ面積の効率性をもたらすために縦型に配設される。
有用な実施形態において、本発明の態様による、縦型ＴＦＴを形成するための方法が提供される。縦型ＴＦＴは、基板レベル（例えば、ＦＥＯＬ）にまたはその付近に形成することができるが、本方法は、半導体デバイスまたはチップのためのＢＥＯＬにおける縦型ＴＦＴの形成のための詳細を説明する。
本発明の態様は、所与の例示的なアーキテクチャの観点で説明されるが、本発明の態様の範囲内で、他のアーキテクチャ、構造、基板材料およびプロセスの特徴ならびにステップが変更され得ることを理解されたい。
層、領域、または基板等の要素が別の要素の「上」または「上方」にあると称される場合、その要素は他の要素の上に直接存在しているか、または介在する要素が存在している可能性もあるということも理解されるであろう。対照的に、ある要素が別の要素の「上に直接」または「上方に直接」あると称される場合、介在する要素は存在していない。ある要素が別の要素に「接続される」または「結合される」と称される場合、その要素は他の要素に直接接続または結合されているか、または介在する要素が存在している可能性があるいうことも理解されるであろう。対照的に、ある要素が別の要素に「直接接続される」または「直接結合される」と称される場合、介在する要素は存在しない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内等に存在する仮想ハード・ドライブ等）に記憶することができる、集積回路チップの設計を含むことができる。設計者が、チップを製造せず、チップの製造に使用されるフォトリソグラフィック・マスクも製造しない場合、設計者は、結果として得られた設計を、物理的手段によって（例えば、設計を記憶している記憶媒体のコピーを提供することによって）、または電子的に（例えばインターネットを介して）、そのようなエンティティに直接的または間接的に送信することができる。その後、記憶された設計は、フォトリソグラフィック・マスクを製造するために、適切な形式（例えばＧＤＳＩＩ）に変換される。このフォトリソグラフィック・マスクは、通常、ウェハ上に形成される対象のチップ設計の複数のコピーを含む。フォトリソグラフィック・マスクは、エッチングまたは他の処理が行われるウェハ（またはウェハ上の層、あるいはその両方）の領域の画定に使用される。
本明細書に記載された方法は、集積回路チップの製造において使用することができる。結果として得られた集積回路チップは、製造者によって、未加工のウェハの形態で（つまり、パッケージ化されていない複数のチップを含んでいる単一のウェハとして）、むき出しのダイで、またはパッケージ化された形態で配布することができる。パッケージ化された形態の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他の上位のキャリアに取り付けられるリードを備えたプラスチック・キャリア等）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続あるいはその両方を備えるセラミック・キャリア等）内に取り付けられる。いずれも場合も、その後チップは、（ａ）マザーボード等の中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路素子、または他の信号処理デバイス、あるいはこれらの組合せと統合される。最終製品は、玩具等の低価格の用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、集積回路チップを含む任意の製品とすることができる。
材料の化合物が、示されている元素、例えばＳｉＧｅに関して説明されるということも、理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含む。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含んでおり、ｘは１以下等である。加えて、他の元素を化合物に含めることができ、それらの元素も、本発明の原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と呼ばれる。
本明細書における「一実施形態」または「実施形態」および他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性等が少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体のさまざまな場所に現れる「一実施形態では」または「実施形態では」という語句、および任意の他の変形は、必ずしも全てが同じ実施形態を参照しているわけではない。
「／」、「〜または〜あるいはその両方」、および「〜のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも一方」のケースでは、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されているということが理解されるべきである。更に例を挙げると、「Ａ、Ｂ、またはＣ、あるいはこれらの組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、そのような語句は、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または３番目に示されたオプション（Ｃ）のみの選択、または１番目および２番目に示されたオプション（ＡおよびＢ）のみの選択、または１番目および３番目に示されたオプション（ＡおよびＣ）のみの選択、または２番目および３番目に示されたオプション（ＢおよびＣ）のみの選択、または３つ全てのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者または関連する業者にとって容易に明らかとなるように、示された多くの項目に関して拡張できる。
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、実施形態例を限定することは意図されていない。本明細書で使用される単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、特に明示的に示されない限り、複数形も含むことが意図されている。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはこれらの組合せの用語は、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはこれらの組合せの存在を示すが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、またはこれらのグループ、あるいはこれらの組合せの存在または追加を除外していないということが、更に理解されるであろう。
「下方」、「下」、「下側」、「上」、「上側」等の空間的に相対的な用語は、本明細書では、各図で示されているように、ある要素または特徴の別の要素または特徴に対する関係の説明を容易にするために使用できる。空間的に相対的な用語は、各図に示された方向に加えて、使用中または操作中のデバイスの異なる方向を包含することが意図されていると理解されるであろう。例えば、図内のデバイスが反転した場合、他の要素または特徴の「下」または「下方」にあると説明された要素は、他の要素または特徴の「上」に位置する。したがって、「下」という用語は、上および下の両方の方向を包含することができる。デバイスを、上下以外の方向（９０度の回転または他の方向）に向けることができ、それに応じて、本明細書で使用された空間的に相対的な記述を解釈することができる。加えて、ある層が２つの層の「間」に存在すると称される場合、その層は２つの層の間の唯一の層であることができ、または１つもしくは複数の介在する層が存在することもできるということも理解されるであろう。
本明細書では、第１、第２等の用語をさまざまな要素を説明するために使用できるが、それらの要素はこれらの用語によって限定されないと理解されるであろう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、本概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
ここで図面を参照すると、似た数字は同じ要素または類似する要素を表しており、まず図１を参照すると、概略図は、読み出し電界効果トランジスタ（ＦＥＴ）２０を有する回路１０を示す。ノードＡおよびＢ間に、コンデンサ２２に蓄積された電荷を読み出すための読み出しＦＥＴ２０が用いられる。コンデンサ２２は、充電トランジスタ２６および放電トランジスタ２４を用いてコンデンサ２２の充電および放電を制御する入力Ｖ１およびＶ２に従って充電または放電される。充電トランジスタ２６および放電トランジスタ２４は、それぞれｐ型ＦＥＴ（ＰＦＥＴ）およびＮ型ＦＥＴ（ＮＦＥＴ）を含むことができるが、これらのデバイスおよび読み出しトランジスタ２０（例えば、ＮＦＥＴ）は、必要に応じて逆の極性を有し得る。
回路１０は、必要に応じて、更なるまたは異なるコンポーネントを含むことができ、類似のまたは完全に異なるタスクを行うことができることを理解すべきである（例えば、ディスプレイ・デバイスのためのピクセル・トランジスタ等）。１つの有用な実施形態では、読み出しＦＥＴ２０は、クロスバー・アレイ３０に含まれる。クロスバー・アレイ３０は、横方向金属線１２、１４のグリッドを含む。金属線の１つの組（例えば線１２）は、ビット線を含むことができるのに対し、他の組、例えば線１４は、ワード線を含むことができ、逆もまた同様である。読み出しＦＥＴ２０のソースおよびドレイン（ノードＡおよびＢ）は、線１２、１４に結合される。
１つの実施形態において、クロスバー・アレイ３０は、ニューラル・ネットワーク、またはニューロンをシミュレートする他のコグニティブ・デバイスを形成する。ニューラル・ネットワークは、デバイスにおける学習をシミュレートする経路情報を記憶する。読み出しＦＥＴ２０の特性は、学習をシミュレートする応答性を提供するように変更することができる。１つの実施形態において、高抵抗または低電流を用いて、コグニティブ・デバイスとしてのアレイ３０の目的に役立てることができる。他の使用および方法も用いられ得る。
図２を参照すると、部分的に製造された状態の半導体デバイス１００の断面図が示される。この例において、デバイス１００は、基板工程（ＦＥＯＬ）構造の上に誘電体層１０２を形成するための前処理を受けた。ＦＥＯＬ構造は、例えば、（拡散領域を有する）基板、コンタクト、金属線、誘電体層等に形成されたトランジスタを含むことができる。本実施形態を用いて、ＦＥＯＬにおけるデバイスを形成することができるが、本例は、デバイス１００のための製造サイクルでの、配線工程（ＢＥＯＬ）におけるまたはその付近での垂直薄膜トランジスタ（ＴＦＴ）の形成を示し、説明する。誘電体層１０２は、層間誘電体（ＩＬＤ）層を含むことができる。
デバイスは、誘電体層１０２内に形成された金属構造１０４、１０６、１０８、１１０および１１２を含む。誘電体層１０２は、例えば、シリコンまたは他の適切な誘電体材料の低ｋ誘電体、酸化物、窒化物、および酸窒化物等の誘電体材料を含むことができる。金属構造１０４、１０６、１０８、１１０および１１２は、ドープされた多結晶金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金等）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、または１つもしくは複数の層におけるこれらの材料の任意の適切な組合せ等の任意の適切な導電性材料を含むことができる。
金属構造１０４、１０６、１０８、１１０および１１２は、コンタクト、金属線、または他の導電性コンポーネントを含むことができる。金属構造１０４、１０６、１０８、１１０および１１２は、任意の適切な構成で配置することができる。平坦化プロセス等を用いて、デバイス１００の上面を平坦化し、構造１０６および１１２を露出させることができる。平坦化プロセスは、エッチング・プロセスまたは化学機械研磨（ＣＭＰ）を含むことができる。
図３を参照すると、デバイス１００の表面の上に、誘電体バリア１１４が形成される。誘電体バリア１１４は、窒化物、Ｎブロックまたは他の適切な誘電体材料を含むことができる。１つの実施形態では、誘電体バリアは、約１０ｎｍ〜約２０ｎｍの厚さを含むが、他の厚さを用いてもよい。誘電体バリア１１４は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）または任意の他の適切な堆積プロセスによって形成することができる。
図４を参照すると、誘電体バリア１１４は、金属構造１１２の上に開口部１１６を形成するようにパターニングされる。パターニング・プロセスは、フォトリソグラフィまたは任意の他の適切なパターニング・プロセスを含むことができる。パターニング・プロセスは、金属構造１１２を露出したままにし、それによって、次のステップにおいて形成される導電性材料が、金属構造１１２と電気的に接触することができる。
図５を参照すると、デバイス１００上に層のスタック１２６が形成される。層のスタック１２６は、縦型ＴＦＴデバイスのためのソース、チャネルおよびドレイン領域の形成を含む。バリア金属層１１８は、開口部１１６を充填し、金属構造１１２と接触し、誘電体層１１４を覆うように堆積される。バリア金属層１１８は、導電性金属化合物材料または金属（例えば、窒化タンタル、窒化チタン、タンタル、窒化タングステン、ＴａＳｉＮ、これらおよび他の材料の組合せ）等の拡散バリアとして機能する金属化合物を含むことができる。バリア金属層１１８は、化学気相成長プロセス（ＣＶＤ）、物理気相成長（ＰＶＤ）または他の適切な堆積プロセスを用いて堆積することができる。
スタック１２６は、層１２０、１２２および１２４を更に含む。これらの層は、共にまたは別個に形成することができる。１つの実施形態において、層１２０、１２２および１２４は、ポリシリコンから形成される。ポリシリコン層の堆積に続いて、堆積されたポリシリコンは、適切なドーパントをドープされ得るか、または代替的に、ポリシリコン層の形成において、その場ドーピング堆積プロセスが用いられる。別の実施形態において、層１２０、１２２および１２４は別個に形成され、必要に応じてその場でまたは形成後にドープされる。層１２０、１２２および１２４の堆積は、ＣＶＤプロセス、ＰＶＤプロセス（例えば、蒸着）または任意の他の適切なプロセスを含むことができる。ポリシリコンまたはアモルファス・シリコンを用いることにより、形成されることになるＴＦＴの製造が容易になる。層１２０、１２２、１２４について単結晶材料が検討されているが、これらのデバイスは、ＦＥＯＬロケーションにおいてより容易に形成することができる。
スタック１２６の層１２０、１２２および１２４のドーピング量および導電性タイプは、形成されるデバイスのタイプに依拠することになる。１つの例において、形成されることになるデバイスはＮＦＥＴデバイスを含むことができ、層１２０は、ｎ＋濃度を有するｎドーパントでドープすることができ、層１２２はドープされないままにすることができ、層１２４は、ｎ＋濃度を有するｎドーパントでドープすることができる。別の例では、形成されることになるデバイスはＰＦＥＴデバイスを含むことができ、層１２０は、ｐ＋濃度を有するｐドーパントでドープすることができ、層１２２はドープされないままにすることができ、層１２４は、ｐ＋濃度を有するｐドーパントでドープすることができる。
ソースおよびドレインは並置することができるが、説明される実施形態は、ソース層１２０およびドレイン層１２４を含むことができる。示す例では、層１２２は、形成されることになる縦型ＴＦＴデバイスのためのチャネル層１２２を形成する。１つの実施形態では、層１２０、１２２および１２４は等しい厚さを有するが、異なる厚さが用いられてもよい。層１２０、１２２および１２４の厚さは、縦型ＴＦＴ構造を提供するように、５０ｎｍ〜２００ｎｍを含むことができる。金属構造１０８、１１０および１１２は、（用いられる場合）バリア金属層１１８を通じてソース層１２０への接続を提供する。
本発明の態様によれば、層１２０、１２２および１２４のサイズ（例えば、厚さ）、形状およびドーピング・レベルを制御して、形成されることになるトランジスタ・デバイスを調整するか、またはそうでない場合、その抵抗制御を提供することができる。このようにして、例えばクロスバー・グリッド構造を有するコグニティブ・デバイスに特に適した、高抵抗デバイスを作成することができる。加えて、例えばポリシリコン等の多結晶材料の使用により抵抗が加わり、したがって、形成されることになるトランジスタにおける電流が低減する。
図６を参照すると、トランジスタ形状１２８を形成するようにスタック１２６をパターニングおよび成形するためのパターニング・プロセスが行われる。トランジスタ形状１２８は、デバイス１００の最上部から層１２４に向かって見下ろしたときに任意の有用な形状を含むことができる。形状は、円形状、長円形状、多角形形状（例えば、正方形、長方形、三角形、八角形等）を含むことができる。パターニング・プロセスは、リソグラフィック・パターニング・プロセスまたは任意の他のパターニング・プロセスを含むことができる。
１つの例において、フォトレジストをスタックの上に堆積させ、光に露出させてレジスト・マスクを形成することができる。次に、例えば、反応性イオン・エッチング（ＲＩＥ）プロセス等の異方性エッチングを行って、スタック１２６を誘電体層１１４まで下方にエッチングすることができる。スタック１２６の全ての層について単一のエッチング・プロセスを行うことができるか、または材料および構造に依拠して複数のエッチング・プロセスを行うことができる。
図７を参照すると、デバイス１００の上にスペーサ層１３０が堆積される。スペーサ層１３０は、例えば、酸化シリコン、窒化シリコン、ケイ酸塩ガラス、または任意の他の適切な誘電体を含む任意の誘電体材料を含むことができる。スペーサ層１３０は、最初にその層１２４を覆う。ＣＭＰ等の平坦化プロセスを用いて、スペーサ層１３０の誘電体材料を層１２４まで除去することができる。次に、選択的凹部エッチングを用いて、誘電体材料を、成形されたトランジスタ１２８に対し高さ１３２まで陥凹させることができる。陥凹エッチングは、成形されたトランジスタ１２８の材料、例えば層１２０、１２２、１２４に対し選択的なウェット・エッチングまたはドライ・エッチング・プロセスを含むことができる。高さ１３２は、形成されることになるゲート導体のための位置を定義する。ゲート導体は、チャネル層１２２と相対的に位置合わせされるべきであり、スペーサ層１３０の上に載置される。
図８を参照すると、誘電体層１３４は、デバイス１００の上にコンフォーマルに形成される。誘電体層１３４は、チャネル層１２２と、誘電体層１３４の上に形成されたゲート導体層１３６との間にゲート誘電体を形成する。誘電体層１３４は、ＣＶＤ、ＰＶＤ、または他の適切な堆積プロセスを用いて形成することができる。
誘電体層１３４は、酸化物、窒化物または他の適切な誘電体材料を含むことができる。１つの実施形態では、誘電体層１３４は、ＳｉＯ２の誘電体定数（ｋ）よりも高い誘電体定数を特徴とする「高ｋ」誘電体材料を含む。高ｋ誘電体材料は、限定ではないが、酸化ハフニウム、ケイ酸ハフニウム、酸化チタン、チタン酸バリウムストロンチウム（ＢＳＴ）、およびチタン酸ジルコン酸鉛（ＰＺＴ）を含む。
ゲート導体層１３６は、限定ではないが、金属、金属合金、窒化金属および金属シリサイド、ならびにそれらのラミネートおよび複合体を含む導電性材料を含む。１つの実施形態では、ゲート導体層１３６は、限定ではないが、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、およびＲｅを含む任意の金属、および上述した導電性元素金属のうちの少なくとも１つを含む合金とすることができる。ゲート導体層１３６は、ドープされたポリシリコンまたはポリシリコン・ゲルマニウム合金材料（すなわち、立方センチメートルあたり１×１０１８のドーパント原子〜立方センチメートルあたり１×１０２２のドーパント原子のドーパント濃度を有する）あるいはその両方、およびポリサイド材料（ドープされたポリシリコン／金属シリサイド・スタック材料）も含むことができる。
有用な実施形態において、ゲート導体層１３６は、ＣＶＤ、スパッタリングまたは他の適切な堆積プロセスを用いて堆積された金属を含む。少なくとも１つのゲート導体層のために用いることができる金属の例は、限定ではないが、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ａｌ、ＴｉＮ、ＷＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮおよびそれらの合金を含むことができる。
ゲート導体層１３６は、ソース１２０とドレイン１２４との間のチャネル層としての役割を果たす層１２２に対し隣接して（例えば、同一平面上に）位置決めされる。ゲート導体層１３６は、ゲート導体層１３６の厚さおよび最上部の高さを制御するように、堆積され、平坦化され（例えば、ＣＭＰ）、（例えば、ウェット・エッチングまたはドライ・エッチングによって）陥凹される。更に、ゲート導体層１３６は、（例えば、オフセットが提供され得るが、チャネル層上にセンタリングされた）スタック１２６の適切なロケーションに配置され、トランジスタ形状１２８の全ての側面において部分的にまたは完全にチャネル層１２２を取り囲む。
図９を参照すると、ゲート導体層１３６は、パターニングされたゲート導体１３８を形成するようにパターニングされる。ゲート導体１３８は、ゲート導体１３８のサイズおよび形状を制御するようにパターニングすることができる。ゲート導体１３８は、トランジスタ形状１２８を完全にまたは部分的に取り囲むことができる。パターニング・プロセスは、リソグラフィック・パターニング・プロセスまたは任意の他のパターニング・プロセスを含むことができる。
１つの例では、フォトレジストは、ゲート導体層１３６の上に堆積させ、レジスト・マスクを形成するように放射（例えば、紫外（ＵＶ）光）に曝すことができる。次に、例えば、反応性イオン・エッチング（ＲＩＥ）プロセス等の異方性エッチングを行って、ゲート導体層１３６をゲート誘電体層１３４まで下方にエッチングすることができる。
図１０を参照すると、ゲート導体１３８は、電気的に絶縁される必要がある。誘電体キャップ層１４０は、例えば、ＣＶＤ、スピン・プロセスまたは他の適切なプロセスによって、デバイス１００の上に堆積される。キャップ層１４０は、酸化物、窒化物、または任意の他の適切な誘電体材料を含むことができる。１つの実施形態では、キャップ層は、堆積され、次に、誘電体材料を層１２４上のゲート誘電体１３４のレベルまで低減させるために、平坦化プロセス、例えば、ＣＭＰプロセスまたはエッチングにかけられる。１つの実施形態において、誘電体キャップ層１４０は、他の金属構造を形成する（例えば、層間誘電体（ＩＬＤ）層も形成する）のに十分な厚さを有したままにすることができる。代替的に、説明されるように、第２の誘電体層（ＩＬＤ１４２、図１１）を形成して、金属構造を形成するための誘電体材料の厚さを構築することができる。
図１１を参照すると、デバイス１００上に層間誘電体層（ＩＬＤ）１４２が形成される。ＩＬＤ１４２はキャップ層１４０と同時に形成されてもよく、または別個のプロセスにおいて形成されてもよい。１つの実施形態では、ＩＬＤ１４２は、酸化物、窒化物または任意の他の適切な誘電体材料を含むことができる。１つの実施形態では、ＩＬＤ１４２は、キャップ層１４０と同じ材料を含む。他の実施形態では、キャップ層１４０およびＩＬＤ１４２のために異なる材料を用いることができる。ＩＬＤ１４２は、堆積され、次に、誘電体材料を所望のレベルまで低減させるために、平坦化プロセス、例えばＣＭＰプロセスまたはエッチングにかけられることができる。
図１２を参照すると、ＩＬＤ１４２は、ＩＬＤ１４２を通る開口部１４４、１４６および１４８を形成するようにパターニングされる。開口部１４４、１４６および１４８は、１つまたは複数のリソグラフィック・パターニングおよびエッチングシーケンスによって形成することができる。１つのエッチング・プロセスは、レジスト・マスク（図示せず）に対しコンタクト・ホール１５０を形成することができ、別のエッチング・プロセスは、別のレジスト・マスク（図示せず）に対し金属線トレンチ１５２を形成することができる。
開口部１４４は、トランジスタのドレインに対し接続経路を提供するように層１２４を露出させる。開口部１４６は、ゲート・コンタクト経路を提供するようにゲート導体１３８を露出させる。開口部１４８は、他の接続部のための開口部１４８への接続経路を提供するように、金属構造１０６を露出させる。
図１３を参照すると、開口部１４４、１４６および１４８を充填するために、金属または導電性層がデバイス１００の上に堆積される。ＣＭＰまたはエッチング等の平坦化プロセスを実行して、余分な金属を除去し、コンタクト１６２、１６６および１７０ならびに金属線１６４、１６８および１７２を形成することができる。
コンタクト１６２、１６６および１７０、ならびに金属線１６４、１６８および１７２は、多結晶シリコンまたはアモルファス・シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適切な組合せ等の任意の適切な導電性材料を含むことができる。導電性材料は、堆積中または堆積後に組み込まれるドーパントを更に含むことができる。コンタクト１６２、１６６および１７０、ならびに金属線１６４、１６８および１７２は、（ＴａＮ、ＴｉＮ等（図示せず）のような）バリア材料またはライナの上に形成することができる。
デバイス１００の上位層内の金属線１６４および１０８間にトランジスタ１６０を形成することができる。トランジスタ１６０は、クロスバー・グリッドまたは他の金属構造構成において接続されたトランジスタ２０（図１）を含むことができる。１つの例において、金属線１６４は金属線１４（図１）を含むことができ、金属線１０８は金属線１２（図１）を含むことができる。図１３に示すように、金属線１６４は、トランジスタ１６０のＡに接続し、金属線１０８はトランジスタ１６０のＢに接続する。金属線１０８および金属線１６４は、クロスバー構成において交差するように配設することができる。
トランジスタ１６０および金属線１０８、１６４は、異なる形で形成または配置することができることが理解されるべきである。例えば、金属線１０８および１６４は、トランジスタ１６０の下またはトランジスタ１６０の上のグリッド内に形成することができる。トランジスタ１６０は、金属線１０８、１６４のうちの１つまたは複数と同じ平面内に形成することもできる。金属線および構造は、必要に応じて、コンタクトおよび金属線を用いて、トランジスタ１６０のソース側およびドレイン側と接続するように構成することができる。
トランジスタ１６０は、縦方向に配設され、水平方向にスタックされた層１２０、１２２、１２４を含むことが更に理解されるべきである。水平方向にスタックされた層１２０、１２２、１２４は、チャネル層１２２を取り囲むかまたは少なくとも部分的に取り囲むゲート電極（１３８）を用いて可能にされるチャネル層１２２を含む。示される例示的な実施形態において、トランジスタ１６０は、デバイス１００のＢＥＯＬ部分内に形成される。しかしながら、トランジスタは、デバイス内の任意のまたは異なるレベルに存在し得る。
図１４を参照すると、コグニティブ・デバイス２００の概略断面図が、本発明の実施形態による、ＢＥＯＬに形成されるトランジスタ１６０を示す。デバイス２００は、ＦＥＯＬトランジスタ２１０も示す。ＦＥＯＬトランジスタ２１０は、トランジスタ１６０と類似した方式で形成されるが、単結晶または多結晶のソース層、ドレイン層およびチャネル層材料を用いる、縦型トランジスタを含むことができる。
示す実施形態において、トランジスタ２１０は、プレーナ・トランジスタ、薄膜トランジスタ、縦型トランジスタ、縦型ＴＦＴまたは任意の他の適切なトランジスタタイプを含むことができる。トランジスタ２１０は、基板２０２にまたは基板２０２付近に形成し、１つまたは複数のＩＬＤ２０４に形成されたコンタクト２１２または金属線２１６、２１４あるいはその組合せを用いて他のデバイスに接続することができる。トランジスタ１６０は、ＢＥＯＬにおいて説明されたように形成され、コンタクト２１８および２２０を用いて（例えば、クロスバー・グリッド（図示せず）において）金属線に接続する。
処理は、限定ではないが、ＩＬＤ、コンタクト、金属線、金属−絶縁体−金属（ＭＩＭ）コンデンサ等を含む、追加のＢＥＯＬ構造の形成に続くことができる。
図１５を参照すると、半導体デバイスを形成するための方法が例示的に示され、説明される。いくつかの代替的な実施態様において、ブロックに示される機能は、図に示すのと異なる順序で生じてもよい。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行されてもよく、またはブロックは、関与する機能に依拠して、場合によっては逆順で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組合せは、特殊機能を実行するか、または専用ハードウェアおよびコンピュータ命令の組合せを作動させるかもしくは遂行する専用ハードウェア・ベース・システムによって実施することができることも留意されたい。
ブロック３０２において、層間誘電体層（ＩＬＤ）（例えば、前のまたは第１のＩＬＤ）を通じて第１のコンタクトが形成される。このＩＬＤは、ＦＥＯＬ領域内、ＦＥＯＬ構造およびＢＥＯＬ構造間、またはＢＥＯＬ領域内にあり得る。第１のコンタクトは、ＦＥＯＬ構造または任意の他の適切な構造、例えば、第１の方向に配設されたクロスバー・グリッドの線に接続することができる。ブロック３０４において、１つの実施形態では、第１のコンタクトまで下方に開口を形成するように、誘電体バリアを形成およびパターニングすることができる。ブロック３０６において、誘電体バリア上、および誘電体バリアにおける開口部内に金属バリアを形成することができる。
ブロック３０８において、層のスタックが、ＩＬＤ層に（存在する場合、誘電体バリアまたは金属バリアに）、第１のコンタクトの上に形成される。層のスタックは、ソース層、ドレイン層、およびソース層とドレイン層との間に配設されたチャネル層を含む。ソース層およびドレイン層は、ＮＦＥＴまたはＰＦＥＴを形成するように同様にドープすることができる。１つの実施形態では、チャネル層はドープされていない。層のスタックは、縦型ＴＦＴを形成するようにサイズおよび寸法を設定される。用いられる材料、ドーピング・レベルおよびデバイスの形状は、全て、移動度、抵抗、およびデバイスを通る電流を調整するのに用いることができる。この制御および低移動度高抵抗構造を用いる能力は、コグニティブ・デバイス用途において有用である。層のスタックは、スタックの各層に同じ基礎材料を用いて堆積することができ、ソース層およびドレイン層は、同じドーピング導電性（doping conductivity）を含み、チャネル層はドープされていない。他の実施形態では、異なる層に異なる材料を用いることができる。１つの実施形態では、層のスタックのために多結晶材料が用いられ、例えばポリシリコン等の同じ基礎材料がソース層、ドレイン層およびチャネル層のために用いられる。
ブロック３１０において、材料バリア層を含む場合も含まない場合もあるスタック層は、形成されることになるトランジスタの形状を形成するようにパターニングされる。リソグラフィまたは他のパターニング技法を用いることができる。
ブロック３１２において、形成されることになるゲート金属のためのプラットフォームを提供して、ゲート金属をチャネル層と同じ高さに位置決めするために、第１のＩＬＤ層（または存在する場合、誘電体バリア）の上にスペーサ層が形成される。
ブロック３１４において、ゲート誘電体が、スペーサ層および層のスタックの上にコンフォーマルに堆積される。ブロック３１６において、ゲート電極が、スペーサ層におけるゲート誘電体の上に、チャネル層と共通面内に形成される。これは、堆積プロセスおよびパターニング・プロセスを含むことができる。ゲート電極は、チャネル層を取り囲むかまたは部分的に取り囲むことができ、ゲート電極とチャネル層との間にゲート誘電体が配設される。ゲート電極は、チャネル層の周縁においてチャネル層の少なくとも部分的に取り囲む。
ブロック３１８において、誘電体キャップ層または第２のＩＬＤあるいはその両方がゲート電極および層のスタックの上に形成される。ブロック３２０において、第２のコンタクトは、第１のコンタクトと反対側（縦型オフセット）に形成される。第１のコンタクトおよび第２のコンタクトは、層のスタックによって形成される縦型ＴＦＴに接続する。ブロック３２２において、デバイスを完成させるために処理が継続することができる。半導体デバイスの配線工程領域において、誘電体層の上に縦型ＴＦＴを形成することができる。縦型ＴＦＴは、そのソース層を、第１のコンタクトにより第１の金属線に接続させることができ、ドレイン層は、第２のコンタクトを用いてクロスバー・グリッド構成で第２の金属線（第１の金属線に対し交差するように配設される）に接続することができる。
半導体デバイスのための好ましい実施形態および半導体デバイスを形成するための方法（限定ではなく例示的であるように意図される）について説明してきたが、上記の教示に照らして当業者によって変更および変形を行うことができることに留意されたい。したがって、添付の特許請求の範囲によって概説されるように、本発明の範囲内にある開示された特定に実施形態において変更を行うことができることを理解されたい。
Claims (17)
- 縦型トランジスタ・デバイスであって、
縦方向にスタックされ、ソース層、ドレイン層、および前記ソース層と前記ドレイン層との間のチャネル層を含む、層のスタックと、
前記チャネル層と共通面内に形成されたゲート電極と、
前記ゲート電極と前記チャネル層との間に縦方向に形成されたゲート誘電体と、
前記層のスタックの第１の側で前記層のスタックと接触する第１のコンタクトと、
前記第１のコンタクトから縦方向に反対側に形成される第２のコンタクトと、
を備える、縦型トランジスタ・デバイス。 - 前記層のスタックは同じ基礎材料を含む、請求項１に記載の縦型トランジスタ・デバイス。
- 前記ソース層および前記ドレイン層は、同じドーピング導電性を含み、前記チャネル層はドープされていない、請求項１に記載の縦型トランジスタ・デバイス。
- 前記ゲート電極は、前記チャネル層の周縁において前記チャネル層を完全に取り囲む、請求項１に記載の縦型トランジスタ・デバイス。
- 前記ゲート電極は、前記チャネル層の周縁において前記チャネル層を部分的に取り囲む、請求項１に記載の縦型トランジスタ・デバイス。
- 半導体デバイスは、前記半導体デバイスの配線工程領域において誘電体層に形成される、請求項１に記載の縦型トランジスタ・デバイス。
- 前記ソース層は第１の金属線に接続し、前記ドレイン層は、クロスバー・グリッド構造において前記第１の金属線に対し交差するように配設された第２の金属線に接続する、請求項１に記載の縦型トランジスタ・デバイス。
- 前記ソース層、前記ドレイン層、および前記チャネル層は、デバイス抵抗を増大させ、デバイス電流を低減するための多結晶材料を含む、請求項１に記載の縦型トランジスタ・デバイス。
- 前記多結晶材料はポリシリコンを含む、請求項８に記載の縦型トランジスタ・デバイス。
- 前記ソース層、前記ドレイン層および前記チャネル層は、各々同じ厚さを含む、請求項１に記載の縦型トランジスタ・デバイス。
- 前記同じ厚さは５０ｎｍ〜２００ｎｍである、請求項１０に記載の縦型トランジスタ・デバイス。
- 半導体デバイスであって、
基板工程（ＦＥＯＬ）デバイスが形成された基板と、
第１の線、および前記第１の線に対し交差するように形成された第２の線を含むクロスバー・グリッドと、
各々が請求項１〜１１のいずれか一項に定められた配線工程（ＢＥＯＬ）縦型トランジスタであって、前記第２のコンタクトは、前記ドレイン層を複数の前記第２の線のうちの１つの第２の線に接続する、ＢＥＯＬ縦型トランジスタと、
を備える、半導体デバイス。 - 半導体デバイスを形成するための方法であって、
層間誘電体（ＩＬＤ）層を通じて第１のコンタクトを形成することと、
前記ＩＬＤ層に、前記第１のコンタクトの上に層のスタックを形成することであって、前記層のスタックは、ソース層、ドレイン層、および前記ソース層と前記ドレイン層との間のチャネル層を含むことと、
前記ＩＬＤ層の上にスペーサ層を形成することと、
前記スペーサ層および前記層のスタックの上にゲート誘電体をコンフォーマルに堆積することと、
前記スペーサ層の前記ゲート誘電体の上に、前記チャネル層と共通面にゲート電極を形成することと、
前記第１のコンタクトと縦方向に反対側に第２のコンタクトを形成することと、
を含む、方法。 - 前記層のスタックを形成することは、前記スタックの各層について同じ基礎材料を堆積することを含み、前記ソース層および前記ドレイン層は、同じドーピング導電性を含み、前記チャネル層はドープされていない、請求項１３に記載の方法。
- 前記ゲート電極は、前記チャネル層の周縁において前記チャネル層を少なくとも部分的に取り囲む、請求項１３に記載の方法。
- 前記半導体デバイスは、前記半導体デバイスの配線工程領域において誘電体層上に形成される、請求項１３に記載の方法。
- 前記ソース層を前記第１のコンタクトにより第１の金属線に接続することと、前記第２のコンタクトを用いて、前記ドレイン層を、クロスバー・グリッド構造において前記第１の金属線に対し交差するように配置された第２の金属線に接続することとを更に含む、請求項１３に記載の方法。
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