CN114730762A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

一些实施例包含一种集成组合件，其具有含有半导体材料的有源区。所述有源区包含在所述半导体材料内的第一、第二及第三源极/漏极区，包含在所述半导体材料内且在所述第一源极/漏极区与所述第二源极/漏极区之间的第一沟道区，且包含在所述半导体材料内且在所述第二源极/漏极区与所述第三源极/漏极区之间的第二沟道区。所述半导体材料包含选自周期表第13族的至少一种元素。数字线与所述第二源极/漏极区电耦合。第一晶体管栅极操作性地接近所述第一沟道区。第二晶体管栅极操作性地接近所述第二沟道区。第一存储元件与所述第一源极/漏极区电耦合。第二存储元件与所述第三源极/漏极区电耦合。一些实施例包含形成集成组合件的方法。

Description

集成组合件及形成集成组合件的方法
相关专利数据
本申请案与2019年10月29日申请的标题为“集成组合件及形成集成组合件的方法(Integrated Assemblies,and Methods of Forming Integrated Assemblies)”的序列号为16/666,709的美国专利申请案相关，所述美国专利申请案的全文通过引用方式并入本文中。
技术领域
集成组合件(例如，集成存储器)及形成集成组合件的方法。
背景技术
半导体材料可并入到集成组合件中。例如，半导体材料可用作有源区，所述有源区包括晶体管的沟道区及/或源极/漏极区。晶体管可用作存储器阵列中或其它应用中的存取装置。
将期望发展出适于在集成组合件中利用的经改进有源区布置，且发展出利用所述经改进布置的集成组件。还将期望发展出经改进存储器单元配置及经改进存储器阵列配置。
附图说明
图1及1A分别为在用于形成实例存储器阵列的实例方法的实例过程阶段的实例集成组合件的区的图解俯视图及图解横截面侧视图。图1A的横截面图是沿着图1的线A-A。
图2及2A分别为在接着图1及1A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图2A的横截面图是沿着图2的线A-A。
图3及3A分别为在接着图2及2A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图3A的横截面图是沿着图3的线A-A。
图4及4A分别为在接着图3及3A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图4A的横截面图是沿着图4的线A-A。
图5及5A分别为在接着图4及4A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图5A的横截面图是沿着图5的线A-A。
图6及6A分别为在接着图5及5A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图6A的横截面图是沿着图6的线A-A。
图7及7A分别为在接着图6及6A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图及图解横截面侧视图。图7A的横截面图是沿着图7的线A-A。
图8、8A及8B是在接着图7及7A的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图(图8)及解横截面侧视图(图8A及8B)。图8A及8B的横截面图分别沿着图8的线A-A及B-B。
图9、9A及9B是在接着图8、8A及8B的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图(图9)及解横截面侧视图(图9A及9B)。图9A及9B的横截面图分别沿着图9的线A-A及B-B。
图10、10A及10B是在接着图9、9A及9B的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的一图解俯视图(图10)及解横截面侧视图(图10A及10B)。图10A及10B的横截面图分别沿着图10的线A-A及B-B。
图11、11A、11B及11C是在接着图10、10A及10B的过程阶段的实例过程阶段的图1及1A的实例集成组合件的区的图解俯视图(图11)及图解横截面侧视图(图11A、11B及11C)。图11A、11B及11C的横截面图分别沿着图11的线A-A、B-B及C-C。图11C是按不同于图11的比例。
图12是并入到实例存储器阵列中的图11的实例集成组合件的区的图解俯视图。
图13是替代图11C中所展示的区的实例集成组合件的区的图解横截面侧视图。
图14是替代图11A中所展示的区的实例集成组合件的区的图解横截面侧视图。
图15是包括层面的垂直堆叠的组合件的图解横截面侧视图。
具体实施方式
一些实施例包含具有支撑于数字线(即，感测线、位线等)上方的存储器有源区且具有跨数字线及有源区延伸的字线(即，存取线等)的存储器架构。存储器有源区可并入到存储器单元中，且存储器单元中的每一者可利用数字线中的一者及字线中的一者唯一地寻址。一些实施例中包含其中存储器有源区包括半导体材料的存储器架构，所述半导体材料包含选自周期表第13族的至少一种元素(例如，镓(Ga)、铟(In)、铊(Tl)等)。存储器有源区可在数字线上方。数字线可水平延伸，且存储器有源区也可水平延伸。参考图1到15描述实例实施例。
图1到12说明形成实例存储器阵列的实例方法。
参考图1及1A，集成组合件10包含在支撑绝缘结构16上方的块14。
块14包括材料(块材料)15。此材料可包括任何适合组合物；且在一些实施例中可包括二氧化硅、低k电介质材料等中的一或多者。术语“低k”意味着小于通常与二氧化硅相关联的介电常数(即，小于约3.9)的介电常数。实例低k材料是多孔二氧化硅、碳掺杂二氧化硅、硼掺杂二氧化硅等。
绝缘结构16包括绝缘材料17。此绝缘材料可包括任何适合组合物；且在一些实施例中可包括氮化硅、二氧化硅、低k电介质材料、高k电介质材料等中的一或多者，基本上由其中的一或多者组成或由其中的一或多者组成。
绝缘结构16由下层基底12支撑。基底12可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
间隙经提供于基底12与绝缘材料16之间，以指示其它材料、组件等可提供于基底12与绝缘材料16之间。在一些实施例中，绝缘材料16可提供为直接抵靠基底12的上表面。
参考图2及2A，块14(图1及1A)被图案化为多个线性特征部18，其中此类线性特征部由中介间隙20彼此间隔开。线性特征部沿着第一方向延伸，所述第一方向相对于图2的俯视图被指示为y轴方向。
参考图3及3A，导电数字线材料22提供于间隙20内。将间隙内的数字线材料图案化为数字线24。此类数字线沿着由间隙20定义的第一方向(y轴方向)延伸。在一些实施例中，数字线材料22可形成于材料15上方，且接着可利用平坦化(例如，化学机械处理)或其它适合处理自材料15上方移除。形成沟槽，其后接着在沟槽内将材料形成到过填充沟槽的水平，且接着用平坦化或其它适合处理移除过量材料的过程可被称为镶嵌处理。
可利用任何适合处理使数字线24凹入于间隙20内；包含例如相对于材料15对导电材料22有选择性的蚀刻化学性。
数字线24彼此间隔开，且明确来说沿着图3的x轴方向彼此间隔开。
数字线材料22可包括任何适合导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，数字线材料22可为含金属材料。此含金属材料可包括任何适合组合物；例如(举例来说)钛、钨、氮化钛、氮化钨、氮化钽等中的一或多者。
参考图4及4A，导电互连材料26形成于间隙20内(图3及3A)及数字线24上方。导电互连材料26可利用镶嵌处理形成于间隙20内。
导电互连材料26可包括任何适合导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电互连材料26可为含金属材料。此含金属材料可包括任何适合组合物；例如(举例来说)钛、钨、氮化钛、氮化钨、氮化钽等中的一或多者。
导电互连材料26可包括与数字线材料22相同的组合物，或可包括相对于数字线材料不同的组合物。在一些实施例中，导电互连材料26及数字线材料22两者可都为含金属材料，但可为彼此不同的组合物。例如，导电互连材料26可包括金属氮化物(例如，氮化钛、氮化钽、氮化钨等)，且数字线材料22可包括钨，基本上由钨组成或由钨组成。在一些实施例中，数字线材料22可称为第一导电材料，且互连材料26可称为第二导电材料。
参考图5及5A，导电互连材料26的区经移除以将导电互连材料26的剩余部分图案化为导电触点(互连件)28。导电互连材料26可用任何适合处理图案化。例如，可利用经图案化掩模(例如，光刻图案化光致抗蚀剂掩模)来保护在导电触点28的位置内的材料26，且接着可用相对于下层数字线材料22对材料26有选择性的蚀刻来移除材料26的未受保护片段。随后，可移除保护性掩模以留下图5及5A中所展示的配置。在一些实施例中，导电互连材料26可有利地包括不同于数字线材料22的组合物，使得可相对于数字线材料22选择性地移除导电互连材料26。
触点28彼此间隔开且与数字线24电耦合。在所说明的实施例中，触点28直接抵靠数字线24。在一些实施例中，数字线24可被视为基本上水平延伸，且触点28可被视为从数字线基本上垂直(即，向上)延伸。术语“基本上水平”意味着在合理制造及测量容限内水平，且术语“基本上垂直”意味着在合理制造及测量容限内垂直。在一些实施例中，基底12可具有平坦、水平上表面(如展示)，术语“基本上水平”可意味着在平行于平坦上表面的10°内，且术语“基本上垂直”可意味着在正交于平坦上表面的10°内。
从数字线24上方移除导电材料26的片段在数字线的区上方留下间隙30。
参考图6及6A，绝缘材料32形成于间隙30(图5及5A)内。绝缘材料32可包括任何适合组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
绝缘材料32最初可形成为跨材料15以及在间隙30内延伸；且接着可用平坦化过程(例如，化学机械抛光)从材料15上方移除。平坦化过程形成跨材料15、26及32延伸的经平坦化表面31。
参考图7及7A，半导体材料34形成于经平坦化表面31上，且明确来说形成于间隔开的触点28上方。
半导体材料34可包括任何适合组合物；且在一些实施例中，可包括包含选自周期表第13族的至少一种元素(例如，铝(Al)、镓(Ga)、铟(In)及铊(Tl)中的一或多者)的材料，基本上由所述材料组成或由所述材料组成。半导体材料34可进一步包含选自周期表第15族的至少一种元素(例如，磷(P)、砷(As)及锑(Sb)中的一或多者)。例如，半导体材料可包括GaP、AlAs、GaAs、AlP、InP、AlSb、GaAlAs、GaInAs及GaInP中的一或多者；其中化学式指示主要成分而非特定化学计量。
在一些实施例中，半导体材料34可包括选自周期表第13族的至少一种元素，及选自周期表第16族的至少一种元素(例如，氧(O)、硫(S)、硒(Se)及碲(Te)中的一或多者)。在一些实施例中，半导体材料34可包括选自周期表第14族的一或多种元素(例如，硅、锗等中的一或多者)。
在一些实施例中，半导体材料34可包括选自由铝、镓、铟、铊、锡、镉、锌及其混合物组成的群组的金属与氧、硫、硒及碲中的一或多者的组合。
参考图8、8A及8B，半导体材料34被图案化为有源区36。此类有源区可被视为沿着经平坦化上表面31水平(或至少基本上水平)延伸。触点28在图8中以虚线视图展示以指示此类触点在有源区36下方。在有源区36下面的绝缘材料被大体指示为“15/32”，以指示此绝缘材料包括材料15及材料32两者。图8中未明确图示绝缘材料32，使得此图重点在于有源区36及此类有源区的大体布局。
有源区36中的一者被指定为36a，使得可将其与以下描述中的其它有源区区分。所有有源区彼此基本上相同，其中术语“基本上相同”意味着在合理制造及测量容限内相同。
有源区36与触点28一对一对应。每一有源区具有在触点28中的相关联者上方的中心区38，且具有从中心区水平偏移的一对远程区40及42。仅相对于有源区36a标记区38、40及42，但其相对于所有有源区36存在。在一些实施例中，区38、40及42可对应于源极/漏极区，且因此可用适合导电率增强掺杂剂掺杂。区38、40及42的掺杂可在任何适合过程阶段进行；包含例如在有源区36的图案化之后及/或在字线的图案化(图10、10A及10B)之后进行的一或多个植入。适合掺杂剂可在其中半导体材料34包括来自周期表第13族及第15族的元素的应用中包含硫及硒中的一者或两者；且可在其中半导体材料34包括来自周期表第13族及第16族的元素的应用中包含氮及氟中的一者或两者。
在一些实施例中，中心源极/漏极区38可称为内源极/漏极区，且远程源极/漏极区40及42可称为外源极/漏极区。在一些实施例中，源极/漏极区40、38及42可分别称为第一、第二及第三源极/漏极区。
内源极/漏极区38(或替代地，第二源极/漏极区38)通过导电互连件28中的一者电耦合到下层数字线24。在所展示的实施例中，导电互连件28直接接触中心源极/漏极区38及数字线24两者。
区44在源极/漏极区38与40之间，且另一区46在源极/漏极区38与42之间。区44及46最终可对应于沟道区，且可用适当掺杂剂掺杂到适当水平以实现所要阈值电压。区44及46的掺杂(如果有)可在任何适合过程阶段进行。区44及46可分别称为第一沟道区及第二沟道区。
参考图9、9A及9B，栅极电介质材料(还称为电介质材料或绝缘材料)48形成于有源区36上方及之间，导电栅极材料50形成于栅极电介质材料48上方，且绝缘覆盖材料52形成于栅极材料50上方。
栅极电介质材料48可包括任何适合组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
导电栅极材料50可包括任何适合导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电栅极材料50可包括一或多个含金属材料；例如(举例来说)钨、氮化钛、氮化钽、氮化钨等中的一或多者。
绝缘覆盖材料52可包括任何适合组合物；且在一些实施例中可包括二氧化硅及氮化硅中的一者或两者、基本上由其一者或两者组成或由其一者或两者组成。
参考图10、10A及10B，导电材料50被图案化为字线54。字线沿着第二方向(图10的x轴方向)延伸。字线的第二方向与数字线的第一方向交叉(其中此第一方向是沿着如例如图3中所展示的y轴方向)。在图1到10的所说明实施例中，字线的第二方向与数字线的第一方向基本上正交；其中术语“基本上正交”意味着在合理制造及测量容限内正交。在其它实施例中，字线可与数字线交叉而未基本上正交于此类数字线延伸。
关于图10的俯视图，以虚线(假想线(phantom))视图展示有源区36，以指示此类有源区在其它材料下方。
字线54中的两者被标记为54a及54b，使得可将此类字线与其它字线区分。字线54a及54b沿着与有源区36a相关联的沟道区44及46，如图10B中所展示。接近有源区36a的字线54a及54b的区可被视为包括晶体管栅极56a及56b。字线54中的每一者将在其与有源区交叉之处包括晶体管栅极，且晶体管栅极56a及56b被理解为代表此类晶体管栅极。
晶体管60a包括晶体管栅极56a、沟道区44及源极/漏极区38及40。晶体管栅极56a可被视为操作性地邻近于(操作性地接近)沟道区44，使得施加到栅极56a的足够电压将诱发电场，所述电场使流动通过沟道区44的电流能够将源极/漏极区38及40彼此电耦合。如果到栅极的电压低于阈值电平，那么电流将不会流动通过沟道区44，且源极/漏极区38及40将不会彼此电耦合。通过施加到栅极56a的电压的电平选择性地控制源极/漏极区38及40的耦合/解耦可称为源极/漏极区的门控耦合。换句话说，源极/漏极区38及40可被视为在晶体管60a的操作期间通过沟道区44彼此门控耦合。类似地，栅极56b可被视为操作性地邻近于沟道区46，使得第二晶体管60b的源极/漏极区38及42可通过栅极56b的操作彼此门控耦合。栅极56a及56b可被视为代表跨有源区36形成且与字线54相关联的大量晶体管栅极。
参考图11、11A、11B及11C，绝缘材料62沿着字线54的侧壁且沿着有源区36的边缘形成。材料62可包括任何适合组合物；且在一些实施例中可包括二氧化硅及氮化硅中的一者或两者、基本上由其一者或两者组成或由其一者或两者组成。在一些实施例中，绝缘材料62可被称为间隔件材料。绝缘材料62可用任何适合处理形成。例如，可将材料62沉积为跨组合件10的表面的层，且接着可将其各向异性地蚀刻为所说明的配置。
图11A的横截面图展示数字线24可与感测放大器电路系统(SA)电耦合，且此感测放大器电路系统可由基底12支撑。
图11B的横截面图展示字线54可与字线驱动器电路系统(DRIVER)电耦合，且此字线驱动器电路系统可由基底12支撑。
所说明的字线54及数字线24可代表跨存储器阵列形成的大量字线及数字线。例如，存储器阵列可数百个、数千个、数百万个等基本上相同字线，及基本上相同数字线。字线可被视为沿着存储器阵列的行延伸，且数字线可被视为沿着存储器阵列的列延伸。
图11C展示穿过沟道区44的横截面(其中图11C是按不同于图11的比例)。沟道区下方的结构被大体说明为15/32/22/26，以指示此结构可包括材料15、32、22及26中的一或多者。然而，图11C中未展示特定材料15、32、22及26，使得图式重点在于沟道区44及沿着此沟道区延伸的字线54a。在所说明的实施例中，字线54a包括栅极56a，且此栅极沿着沟道区44的顶部且沿着沟道区44的侧壁延伸。然而，栅极仅部分围绕沟道区延伸，且未完全围绕沟道区延伸(明确来说，未沿着沟道区的底部延伸)。在其它实施例(下文参考图13描述)中，栅极可完全围绕沟道区延伸。
参考图12，集成组合件10被说明为在可接着图11的过程阶段的过程阶段。明确来说，触点70(仅标记其些)形成为延伸到与有源区36相关联的远程(外)源极/漏极区(例如，与有源区36a相关联的源极/漏极区40及42)，且接着，存储元件72(仅标记其一些)形成于有源区上方且通过触点70与远程源极/漏极区电耦合。存储元件可为具有至少两个可检测状态的任何适合装置；且在一些实施例中可为例如电容器(如所展示)、电阻式存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。在一些实施例中，触点70中的一或多者可用重布层在空间上位移，以使存储元件紧密堆积。
在一些实施例中，有源区36中的每一者可被视为与两个存储元件72相关联，其中存储元件中的一者是第一存储元件且另一者是第二存储元件。例如，有源区36a被展示为与两个存储元件72a及72b相关联。存储元件72a可被视为与第一源极/漏极区40电耦合的第一存储元件。存储元件72b可被视为与第二源极/漏极区42电耦合的第二存储元件。
存储器单元80(仅标记其一些)可包括存储元件72。在一些实施例中，晶体管(例如，60a及60b)可被视为存储器单元80的存取晶体管。例如，晶体管60a可被视为标记为80a的存储器单元的存取装置，且晶体管60b可被视为标记为80b的存储器单元的存取装置。
存储器阵列82包括存储器单元80。所说明的存储器单元可代表跨存储器阵列形成的大量基本上相同存储器单元。存储器单元中的每一者可通过字线54中的一者及数字线24中的一者唯一地寻址。
上文关于图11及12描述的结构的配置是实例配置，且可在其它实施例中利用其它适合配置。例如，图13展示类似于上文关于图11C描述的沟道区的沟道区44的视图。然而，图13的实施例具有完全包围沟道区44的外围的晶体管栅极56a。
作为另一实例，图14展示呈类似于图11A的布置的布置的数字线24，但展示数字线之间的屏蔽线84。屏蔽线84可包括任何适合导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。屏蔽线84可与参考电压(例如，接地，VCC/2)电耦合，可电浮动，或可与有源电路电耦合。屏蔽线可辅助排除在存储器阵列的操作期间在邻近数字线之间的电容耦合(串扰)。
在上文所描述的实施例(例如，图11及12的实施例)中，相较于常规结构，有源区域36下面的数字线24的形成可实现为数字线提供额外空间。此可实现利用更大数字线而可降低沿着数字线的电阻。
利用包括来自周期表第13族及第15族的元素的半导体材料可实现低泄漏(例如，可忽略的栅极诱发漏极泄漏(GIDL))，此可相较于常规配置改进装置的刷新。
上文所描述的配置(例如，图11及12的存储器阵列配置)可实现邻近字线之间的低耦合(串扰)，此可缓解与常规架构相关联的所谓的“行锤击(row hammer)”问题。
在一些实施例中，本文中所描述的存储器阵列(例如，图12的存储器阵列82)可位在存储器层面(例如，存储器层级)内，所述存储器层面在层面(或层级)的垂直堆叠布置内。例如，图15展示包括层面110、120及130的垂直堆叠布置的集成组合件100的部分。垂直堆叠布置可向上延伸以包含额外层面。层面110、120及130可被视为堆叠在彼此的上的层阶的实例。层阶可在不同半导体裸片内，或层阶中的至少两者可在相同半导体裸片内。
底部层面(第一层面)110可包含控制电路系统及/或感测电路系统(例如，可包含字线驱动器电路系统、感测放大器电路系统等)；且在一些应用中可包括CMOS电路系统。上部层面(第二及第三层面)120及130可包含存储器阵列，例如(举例来说)上文关于图12描述的存储器阵列82。各个层面内的存储器阵列可彼此相同(例如，可全部为DRAM阵列)，或可相对于彼此不同(例如，一些可为DRAM阵列，而其它是NAND阵列)。而且，上部层面中的一或多者可包含控制电路系统或其它逻辑电路系统。
上文所论述的组合件及结构可用于集成电路内(其中术语”集成电路”意味着由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中所描述的各种材料、物质、组合物等可用现在已知或上代发展的任何适合方法论形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变动以简化以下权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
术语“电连接”及“电耦合”两者都可用于本公开中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可在本公开内提供语言变动以简化以下权利要求书内的前置基础。
图式中的各种实施例的特定定向仅用于说明性目的，且在一些应用中，所述实施例可相对于所展示的定向旋转。本文中所提供的描述及以下权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是处呈图式的特定定向还是相对于此定向旋转。
随附说明的横截面图仅展示在横截面的平面内的特征，且未展示在横截面的平面后面的材料(除非另有指示)，以便简化图式。
当一结构在上文被称为“在”另一结构“上”、“邻近”或“抵靠”另一结构时，其可直接在所述另一结构上或还可存在中介结构。相比之下，当一结构被称为“直接在”另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“在……正下方”、“在……正上方”等不指示直接物理接触(除非另有明确陈述)，而是指示直立对准。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构大体上从下层基底(例如，衬底)向上延伸。垂直延伸结构可基本上相对于基底的上表面正交地延伸或并非如此。
一些实施例包含一种集成组合件，其具有数字线，所述数字线包含第一导电材料且基本上水平延伸。互连件从所述数字线向上延伸且包含第二导电材料。有源区在所述互连件上方且基本上水平延伸。所述有源区包含半导体材料。所述有源区包含在所述半导体材料内的第一及第二源极/漏极区，且包含在所述半导体材料内且在所述第一源极/漏极区与所述第二源极/漏极区之间的沟道区。所述互连件将所述第二源极/漏极区与所述数字线电耦合。晶体管栅极操作性地接近所述沟道区。存储元件与所述第一源极/漏极区电耦合。
一些实施例包含一种集成组合件，其具有含有半导体材料的有源区。所述有源区包含在所述半导体材料内的第一、第二及第三源极/漏极区，包含在所述半导体材料内且在所述第一源极/漏极区与所述第二源极/漏极区之间的第一沟道区，且包含在所述半导体材料内且在所述第二源极/漏极区与所述第三源极/漏极区之间的第二沟道区。所述半导体材料包含选自周期表第13族的至少一种元素。数字线与所述第二源极/漏极区电耦合。第一晶体管栅极操作性地接近所述第一沟道区。第二晶体管栅极操作性地接近所述第二沟道区。第一存储元件与所述第一源极/漏极区电耦合。第二存储元件与所述第三源极/漏极区电耦合。
一些实施例包含一种形成集成组合件的方法。形成沿着第一方向延伸的间隔开的数字线。在所述数字线上方形成导电互连材料。将所述导电互连材料图案化为与所述数字线电耦合的间隔开的触点。在所述间隔开的触点上方形成半导体材料。将所述半导体材料图案化为有源区。所述有源区与所述触点一对一对应。每一有源区具有在所述触点中的相关联者上方的中心区，且具有从所述中心区水平偏移的一对远程区。在所述有源区的所述远程区内形成外源极/漏极区。在所述有源区的所述中心区内形成内源极/漏极区。沟道区在所述内源极/漏极区与所述外源极/漏极区之间。所述内源极/漏极区通过所述触点电耦合到所述数字线。形成沿着第二方向延伸的字线。所述第二方向与所述第一方向交叉。所述字线包括沿着所述沟道区的晶体管栅极。形成与所述外源极/漏极区电耦合的存储元件。
按照法规，已用或多或少关于结构及方法论特征特定的语言描述本文中所公开的标的物。然而，应了解，权利要求书不限于所展示及描述的特定特征，这是因为本文中所公开的手段包括实例实施例。因此，权利要求书应被给予如字面措词的全范围，且应根据均等论加以适当解释。

Claims (33)

1.一种集成组合件，其包括：
数字线，其包括第一导电材料且基本上水平延伸；
互连件，其从所述数字线向上延伸且包括第二导电材料；
有源区，其在所述互连件上方且基本上水平延伸；所述有源区包括半导体材料，包含在所述半导体材料内的第一及第二源极/漏极区，且包含在所述半导体材料内且在所述第一源极/漏极区与所述第二源极/漏极区之间的沟道区；所述互连件将所述第二源极/漏极区与所述数字线电耦合；
晶体管栅极，其操作性地接近所述沟道区；及
存储元件，其与所述第一源极/漏极区电耦合。
2.根据权利要求1所述的集成组合件，其中所述第二导电材料在组合物上不同于所述第一导电材料。
3.根据权利要求2所述的集成组合件，其中所述第一及第二导电材料是含金属材料。
4.根据权利要求2所述的集成组合件，其中所述第一导电材料包括钨，且其中所述第二导电材料包括直接抵靠所述钨的金属氮化物。
5.根据权利要求1所述的集成组合件，其中：
所述沟道区是第一沟道区，所述晶体管栅极是第一晶体管栅极，且所述存储元件是第一存储元件；
所述有源区包含在与所述第一沟道区相对的所述第二源极/漏极区的侧上的第二沟道区，且包含在与所述第二源极/漏极区相对的所述第二沟道区的侧上的第三源极/漏极区：
其中第二晶体管栅极操作性地接近所述第二沟道区；且
其中第二存储元件与所述第三源极/漏极区电耦合。
6.根据权利要求5所述的集成组合件，其中所述第一及第二存储元件包含电容器、电阻式存储器装置、导电桥接装置、相变存储器装置及可编程金属化单元中的一或多者。
7.根据权利要求5所述的集成组合件，其中所述第一及第二存储元件是电容器。
8.根据权利要求1所述的集成组合件，其中所述半导体材料包括来自周期表第13族的至少一种元素与来自周期表第15族的至少一种元素的组合。
9.根据权利要求8所述的集成组合件，其中所述半导体材料包括GaP、AlAs、GaAs、AlP、InP、AlSb、GaAlAs、GaInAs及GaInP中的一或多者；其中所述化学式指示主要成分而非特定化学计量。
10.根据权利要求1所述的集成组合件，其中所述半导体材料包括选自由铝、镓、铟、铊、锡、镉、锌及其混合物组成的群组的金属与氧、硫、硒及碲中的一或多者的组合。
11.根据权利要求1所述的集成组合件，其中所述半导体材料包括来自周期表第13族的至少一种元素与来自周期表第16族的至少一种元素的组合。
12.根据权利要求11所述的集成组合件，其中所述半导体材料包括：
选自由镓、铟及其混合物组成的群组的至少一种元素；及
选自由氧、硫、硒、碲及其混合物组成的群组的至少一种元素。
13.根据权利要求1所述的集成组合件，其中所述数字线由具有平坦、水平上表面的基底支撑；且其中所述基本上水平延伸数字线沿着在平行于所述水平上表面的10°内的方向延伸。
14.一种集成组合件，其包括：
有源区，其包括半导体材料；所述有源区包含在所述半导体材料内的第一、第二及第三源极/漏极区，包含在所述半导体材料内且在所述第一源极/漏极区与所述第二源极/漏极区之间的第一沟道区，且包含在所述半导体材料内且在所述第二源极/漏极区与所述第三源极/漏极区之间的第二沟道区；所述半导体材料包含选自周期表第13族的至少一种元素；
数字线，其与所述第二源极/漏极区电耦合；
第一晶体管栅极，其操作性地接近所述第一沟道区；
第二晶体管栅极，其操作性地接近所述第二沟道区；
第一存储元件，其与所述第一源极/漏极区电耦合；及
第二存储元件，其与所述第三源极/漏极区电耦合。
15.根据权利要求14所述的集成组合件，其中所述半导体材料进一步包含选自周期表第15族的至少一种元素。
16.根据权利要求15所述的集成组合件，其中所述半导体材料包括GaP、AlAs、GaAs、AlP、InP、AlSb、GaAlAs、GaInAs及GaInP中的一或多者；其中所述化学式指示主要成分而非特定化学计量。
17.根据权利要求14所述的集成组合件，其中所述半导体材料进一步包含选自周期表第16族的至少一种元素。
18.根据权利要求17所述的集成组合件，其中所述半导体材料包括：
选自由镓、铟及其混合物组成的群组的至少一种元素；及
选自由氧、硫、硒、碲及其混合物组成的群组的至少一种元素。
19.根据权利要求14所述的集成组合件，其中：
所述数字线在所述第二源极/漏极区下方；
所述数字线与感测放大器电路系统电耦合；
所述第一及第二晶体管栅极分别与第一及第二字线电耦合；
所述字线与字线驱动器电路系统电耦合；且
所述第一及第二存储元件在存储器阵列的第一及第二存储器单元内。
20.根据权利要求19所述的集成组合件，其中：
所述第一及第二字线是许多基本上相同字线中的两者；
所述数字线是许多基本上相同数字线中的一者；
所述第一及第二存储器单元是许多基本上相同存储器单元中的两者，其中所述存储器单元中的每一者通过所述数字线中的一者与所述字线中的一者的组合唯一地寻址；且
导电屏蔽线在所述数字线之间。
21.根据权利要求19所述的集成组合件，其中所述第一及第二存储元件是电容器。
22.根据权利要求19所述的集成组合件，其中：
所述感测放大器电路系统及所述字线驱动器电路系统在层面的垂直堆叠布置的第一层面内；
所述存储器阵列在层面的所述垂直堆叠布置的第二层面内；且
所述第二层面在所述第一层面上方。
23.根据权利要求14所述的集成组合件，其中所述第一及第二晶体管栅极完全包围所述第一及第二沟道区的外围。
24.根据权利要求14所述的集成组合件，其中所述第一及第二晶体管栅极未完全包围所述第一及第二沟道区的外围。
25.一种形成集成组合件的方法，其包括：
形成沿着第一方向延伸的间隔开的数字线；
在所述数字线上方形成导电互连材料：
将所述导电互连材料图案化为与所述数字线电耦合的间隔开的触点：
在所述间隔开的触点上方形成半导体材料；
将所述半导体材料图案化为有源区，所述有源区与所述触点一对一对应；每一有源区具有在所述触点中的相关联者上方的中心区，且具有从所述中心区水平偏移的一对远程区；
在所述有源区的所述远程区内形成外源极/漏极区，且在所述有源区的所述中心区内形成内源极/漏极区；沟道区在所述内源极/漏极区与所述外源极/漏极区之间；所述内源极/漏极区域通过所述触点与所述数字线电耦合；
形成沿着第二方向延伸的字线，所述第二方向与所述第一方向交叉；所述字线包括沿着所述沟道区的晶体管栅极；及
形成与所述外源极/漏极区电耦合的存储元件。
26.根据权利要求25所述的方法，其中所述数字线包括第一含金属材料；其中所述导电互连材料包括第二含金属材料；且其中所述第二含金属材料在组合物上不同于所述第一含金属材料。
27.根据权利要求25所述的方法，其中所述第二方向基本上正交于所述第一方向。
28.根据权利要求25所述的方法，其中所述间隔开的数字线的所述形成利用镶嵌处理。
29.根据权利要求25所述的方法，其中所述半导体材料包含选自周期表第13族的至少一种元素。
30.根据权利要求29所述的集成组合件，其中所述半导体材料进一步包含选自周期表第15族的至少一种元素。
31.根据权利要求30所述的集成组合件，其中所述半导体材料包括GaP、AlAs、GaAs、AlP、InP、AlSb、GaAlAs、GaInAs及GaInP中的一或多者；其中所述化学式指示主要成分而非特定化学计量。
32.根据权利要求29所述的集成组合件，其中所述半导体材料进一步包含选自周期表第16族的至少一种元素。
33.根据权利要求32所述的集成组合件，其中所述半导体材料包括：
选自由镓、铟及其混合物组成的群组的至少一种元素；及
选自由氧、硫、硒、碲及其混合物组成的群组的至少一种元素。
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