JP2020150171A - 半導体装置 - Google Patents

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Abstract

【課題】電荷蓄積層と半導体層との間の絶縁膜の性能を向上させることが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。前記第１絶縁膜は、シリコン、酸素、および窒素に対する窒素の組成比が、前記半導体層から前記電荷蓄積層に向かう第１方向に沿って、第１値から前記第１値より低い第２値に変化する第１領域を備える。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
半導体メモリの電荷蓄積層とチャネル半導体層との間の絶縁膜（トンネル絶縁膜）は、シリコン酸化膜とすることが一般的である。しかしながら、別の構造のトンネル絶縁膜を採用することで、トンネル絶縁膜の性能を向上させることができれば好ましい。
米国特許出願公開ＵＳ２０１４／０２８６０９８号公報 米国特許第８６７４４３０号公報
電荷蓄積層と半導体層との間の絶縁膜の性能を向上させることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。前記第１絶縁膜は、シリコン、酸素、および窒素に対する窒素の組成比が、前記半導体層から前記電荷蓄積層に向かう第１方向に沿って、第１値から前記第１値より低い第２値に変化する第１領域を備える。
第１実施形態の半導体装置の構造を示す斜視図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１〜図３において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元型のＮＡＮＤメモリである。
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極材層６と、第１メタル層７と、第２メタル層８とを備えている。トンネル絶縁膜３は第１絶縁膜の例であり、ブロック絶縁膜５は第２絶縁膜の例である。
図１では、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層と絶縁層とを貫通するようにメモリホールＨが設けられている。各電極層は、電極材層６等により構成されており、ゲート電極（ワード線）として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５は、メモリホールＨ内に形成されており、メモリセルを構成している。具体的には、ブロック絶縁膜５は、メモリホールＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、ブロック絶縁膜５の表面に形成されている。電荷蓄積層４は、一方の側面（外側面）と他方の側面（内側面）との間に電荷を蓄積することが可能である。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。チャネル半導体層２は、メモリセルのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２内に形成されている。
ブロック絶縁膜５は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）とＳｉＯ２膜（シリコン酸化膜）とを含む積層膜である。電荷蓄積層４は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯ２膜とＳｉＯＮ膜（シリコン酸窒化膜）とを含む積層膜である。トンネル絶縁膜３の詳細は後述する。チャネル半導体層２は例えば、ポリシリコン層である。コア絶縁膜１は例えば、ＳｉＯ２膜である。
電極材層６、第１メタル層７、および第２メタル層８はそれぞれ例えば、Ｗ層（タングステン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜である。この場合、第１メタル層７は、上述の電極層内のバリアメタル層として機能し、第２メタル層８は、上述のブロック絶縁膜５と共にブロック絶縁膜として機能する。
図２は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１１上に下地層１２を形成し、下地層１２上に複数の犠牲層１３と複数の絶縁層１４とを交互に形成する（図２(ａ)）。次に、下地層１２、犠牲層１３、および絶縁層１４を貫通するメモリホールＨを形成する（図２(ａ)）。
基板１１は例えば、シリコン基板などの半導体基板である。下地層１２は例えば、基板１１上に設けられた層間絶縁膜１２ａと、層間絶縁膜１２ａ上に設けられた半導体層１２ｂとを含む積層膜である。層間絶縁膜１２ａの例は、ＳｉＯ２膜やＳｉＮ膜である。半導体層１２ｂの例は、ポリシリコン層である。各犠牲層１３は例えば、ＳｉＮ膜である。各絶縁層１４は例えば、ＳｉＯ２膜である。
本実施形態では、後述するように、犠牲層１３を除去することで絶縁層１４間に複数の空洞を形成し、これらの空洞内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する。その結果、これらの空洞内に上述の複数の電極層が形成される。これをリプレイス工程と呼ぶ。なお、リプレイス工程を採用しない場合には、図２(ａ)の工程で犠牲層１３の代わりに電極層を形成する。
次に、メモリホールＨ内の下地層１２、犠牲層１３、および絶縁層１４の表面に、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２を順番に形成し、残りのメモリホールＨをコア絶縁膜１で埋め込む（図２(ｂ)）。次に、犠牲層１３および絶縁層１４内に不図示の溝を形成し、この溝を利用してリン酸などの薬液により犠牲層１３を除去する。その結果、絶縁層１４間に複数の空洞Ｃが形成される（図２(ｂ)）。
具体的には、ブロック絶縁膜５、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１は、以下のように形成される。まず、メモリホールＨ内の下地層１２、犠牲層１３、および絶縁層１４の表面に、ブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３を順番に形成する。次に、メモリホールＨの底部からブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３をエッチングにより除去する。これにより、メモリホールＨ内に基板１１が露出する。次に、メモリホールＨ内にチャネル半導体層２とコア絶縁膜１とを順番に形成する。
その後、空洞Ｃ内に第２メタル層８、第１メタル層７、および配線材層６を順番に形成する（図１を参照）。その結果、空洞Ｃ内に上述の複数の電極層が形成される。このようにして、図１の半導体装置が製造される。なお、下地層１２ｂも同様に、あらかじめ犠牲層を形成しておいた後に、リプレイス工程により犠牲層を除去してポリシリコン層を形成することで形成されてもよい。
図３は、第１実施形態の半導体装置の構造を示す断面図である。図３は、図１のメモリホールＨの中心軸を通過するＸＺ断面を示している。
本実施形態のトンネル絶縁膜３は、図３に示すように、チャネル半導体層２の表面に順番に設けられたＳｉＯ２膜３ａ、ＳｉＯＮ膜３ｂ、ＳｉＯＮ膜３ｃ、ＳｉＯＮ膜３ｄ、およびＳｉＯ２膜３ｅを含んでいる。ＳｉＯＮ膜３ｃは第１領域の例である。ＳｉＯＮ膜３ｂは第２領域の例であり、ＳｉＯＮ膜３ｄは第３領域の例である。ＳｉＯ２膜３ａとＳｉＯ２膜３ｅは酸化膜の例である。符号Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ、Ｔｅはそれぞれ、ＳｉＯ２膜３ａ、ＳｉＯＮ膜３ｂ、ＳｉＯＮ膜３ｃ、ＳｉＯＮ膜３ｄ、ＳｉＯ２膜３ｅの膜厚を示している。本実施形態のＳｉＯ２膜３ａ、ＳｉＯＮ膜３ｂ、ＳｉＯＮ膜３ｃ、ＳｉＯＮ膜３ｄ、ＳｉＯ２膜３ｅの形状は、いずれも円管状である。トンネル絶縁膜３の膜厚は、例えば５．０ｎｍ以上かつ６．０ｎｍ以下であり、ここでは６．０ｎｍである。
以下、ＳｉＯＮ膜３ｃに関し、シリコン、酸素、および窒素に対する窒素の組成比について説明する。ＳｉＯＮ膜３ｃの組成式をＳｉ１−Ｘ−ＹＯＸＮＹで表す場合、このＹが窒素組成比に相当する。以下の説明では、メモリホールＨの中心軸から放射状に延びる方向におけるＳｉＯＮ膜３ｃ内の窒素組成比の変化について取り上げる。この方向は、チャネル半導体層２から電荷蓄積層４に向かう第１方向の例である。図３に示す＋Ｘ方向は、この第１方向の一例に相当する。さらには、ＳｉＯＮ膜３ｂ、３ｄ内の窒素組成比についても説明する。
ＳｉＯＮ膜３ｃ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、第１値（例えば３０％）から第２値（例えば１０％）に変化している。具体的には、ＳｉＯＮ膜３ｂとの境界付近におけるＳｉＯＮ膜３ｃ内の窒素組成比は３０％となっており、ＳｉＯＮ膜３ｄとの境界付近におけるＳｉＯＮ膜３ｃ内の窒素組成比は１０％となっており、ＳｉＯＮ膜３ｃ内の窒素組成比は、ＳｉＯＮ膜３ｂからＳｉＯＮ膜３ｄに向かうにつれて一定の減少率で減少している。よって、図３のＸＺ断面において、ＳｉＯＮ膜３ｃ内の窒素組成比は、＋Ｘ方向に沿って３０％から１０％に変化している。
なお、第１値は３０％以外でもよく、第２値は１０％以外でもよい。本実施形態の第１値は、２５％以上かつ３５％以下の値である。また、本実施形態の第２値は、５％以上かつ１５％以下の値である。
ＳｉＯＮ膜３ｂ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、第１値（例えば３０％）となっている。本実施形態では、ＳｉＯＮ膜３ｂ内の窒素組成比は、ＳｉＯＮ膜３ｂの全体でほぼ一定値（３０％）である。また、ＳｉＯＮ膜３ｂの膜厚Ｔｂは、例えば１．０ｎｍ以上かつ３．０ｎｍ以下であり、ここでは２．５ｎｍである。
ＳｉＯＮ膜３ｄ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、第２値（例えば１０％）となっている。本実施形態では、ＳｉＯＮ膜３ｄ内の窒素組成比は、ＳｉＯＮ膜３ｄの全体でほぼ一定値（１０％）である。また、ＳｉＯＮ膜３ｄの膜厚Ｔｄは、例えば０．５ｎｍ以上かつ１．５ｎｍ以下であり、ここでは１．５ｎｍである。
以上のように、本実施形態のトンネル絶縁膜３は、窒素組成比が第１値に設定された領域（ＳｉＯＮ膜３ｂ）と、窒素組成比が第１値から第２値に変化する領域（ＳｉＯＮ膜３ｃ）と、窒素組成比が第２値に設定された領域（ＳｉＯＮ膜３ｄ）とを含んでいる。このような構成の利点については後述する。なお、これらのＳｉＯＮ膜３ｂ〜３ｄはさらに、シリコン、酸素、窒素以外の元素を含んでいてもよい。また、トンネル絶縁膜３は、ＳｉＯＮ膜３ｃを含み、かつＳｉＯＮ膜３ｂ、３ｄを含まない構造を有していてもよい。
ＳｉＯ２膜３ａは、チャネル半導体層２とＳｉＯＮ膜３ｂとの間に形成されている。これにより、チャネル半導体層２が、窒素を含む膜と接触することを防止することが可能となる。ただし、ＳｉＯ２膜３ａは、不純物元素として窒素を含んでいてもよい。また、ＳｉＯ２膜３ａの代わりに、ＳｉＯ２膜以外の酸化膜を、チャネル半導体層２とＳｉＯＮ膜３ｂとの間に形成してもよい。また、トンネル絶縁膜３は、ＳｉＯ２膜３ａを含まない構造を有していてもよい。
ＳｉＯ２膜３ｅは、電荷蓄積層４とＳｉＯＮ膜３ｄとの間に形成されている。これにより、バンド構造の観点から電荷保持層４の電荷保持特性を改善することが可能となる。ただし、ＳｉＯ２膜３ｅは、不純物元素として窒素を含んでいてもよい。また、ＳｉＯ２膜３ｅの代わりに、ＳｉＯ２膜以外の酸化膜を、電荷蓄積層４とＳｉＯＮ膜３ｄとの間に形成してもよい。また、トンネル絶縁膜３は、ＳｉＯ２膜３ｅを含まない構造を有していてもよい。
本実施形態において、ＳｉＯ２膜３ａの膜厚Ｔａ、ＳｉＯＮ膜３ｃの膜厚Ｔｃ、およびＳｉＯ２膜３ｅの膜厚Ｔｅは、トンネル絶縁膜３の膜厚、ＳｉＯＮ膜３ｂの膜厚Ｔｂ、およびＳｉＯＮ膜３ｄの膜厚Ｔｄを決定した後に決定される。例えば、トンネル絶縁膜３の膜厚を６．０ｎｍ、ＳｉＯＮ膜３ｂの膜厚Ｔｂを２．５ｎｍ、およびＳｉＯＮ膜３ｄの膜厚Ｔｄを１．５ｎｍに設定する場合、Ｔａ＋Ｔｃ＋Ｔｅは２．０ｎｍに設定される。この場合、Ｔａは例えば０．５ｎｍ、Ｔｃは例えば１．０ｎｍ、Ｔｅは例えば０．５ｎｍに設定される。
本実施形態のＳｉＯＮ膜３ｃは、例えば以下のように形成される。
ＳｉＯＮ膜３ｃは、例えばＡＬＤ（Atomic Layer Deposition）により形成される。基板１１上にＳｉＯＮ膜３ｃを形成する際には、基板１１を収容する低圧縦型成膜炉内に、Ｓｉ原料ガスとしてヘキサクロロジシラン（ＨＣＤ：Ｓｉ２Ｃｌ６）ガスを、酸化剤として酸素（Ｏ２）ガスを、窒化剤としてアンモニア（ＮＨ３）ガスを供給する。本実施形態では、Ｓｉ２Ｃｌ６、Ｏ２、およびＮＨ３を順番に供給する処理を複数サイクル繰り返すことで、ＳｉＯＮ膜３ｃを形成する。ＳｉＯＮ膜３ｃの膜厚Ｔｃは、これらのサイクルを繰り返す回数を調整することで制御可能である。
なお、Ｓｉ原料ガスは、ＳｉとＣｌとを含むその他のガスでもよく、例えば、ジクロロシラン（ＤＣＳ）ガス、テトラクロロシラン（ＴＣＳ）ガス、トリクロロシラン（ＴｒｉｓＣＳ）ガスでもよい。また、ＡＬＤサイクルの最初に供給されるガスは、Ｓｉ２Ｃｌ６、Ｏ２、およびＮＨ３のいずれでもよい。
ＳｉＯＮ膜３ｃを堆積する際、炉内の温度は例えば７００℃に設定され、炉内の圧力は例えば引き切り条件に応じて設定される。Ｓｉ２Ｃｌ６、Ｏ２、およびＮＨ３の各々のフロー時間は、メモリホールＨ内に均一な膜厚ＴｃのＳｉＯＮ膜３ｃを堆積可能な時間に設定される。これらのガス流量はＭＦＣ（Mass Flow Controller）により制御され、例えば、Ｓｉ２Ｃｌ６の流量およびガス分圧は０．１〜０．３ｓｌｍおよび５〜１５Ｐａに、Ｏ２の流量およびガス分圧は０．５〜１０ｓｌｍおよび５〜４０Ｐａに、ＮＨ３の流量およびガス流量は０．５〜１０ｓｌｍおよび１〜４０Ｐａに制御される。
本実施形態では、電荷蓄積層４の表面に、ＳｉＯ２膜３ｅ、ＳｉＯＮ膜３ｄ、ＳｉＯＮ膜３ｃ、ＳｉＯＮ膜３ｂ、およびＳｉＯ２膜３ａを順番に形成することで、電荷蓄積層４の表面にトンネル絶縁膜３が形成される。よって、ＳｉＯＮ膜３ｃは、ＳｉＯＮ膜３ｄの表面に形成される。
上述のように、本実施形態のＳｉＯＮ膜３ｃ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、３０％から１０％に変化している。このようなＳｉＯＮ膜３ｃは例えば、ＳｉＯＮ膜３ｃの堆積開始時にはＳｉＯＮ膜３ｃ内の窒素濃度が低濃度になり、ＳｉＯＮ膜３ｃの堆積終了時にはＳｉＯＮ膜３ｃ内の窒素濃度が高濃度になるように、Ｓｉ２Ｃｌ６、Ｏ２、およびＮＨ３の供給量を調整することで形成することが可能である。
本実施形態のＳｉＯＮ膜３ｃを堆積する際には、Ｓｉ２Ｃｌ６の流量やサイクルごとのフロー時間は一定値に調整する。また、Ｏ２の流量やサイクルごとのフロー時間は、ＳｉＯＮ膜３ｃ内の酸素濃度が徐々に減少していくように調整する。さらに、ＮＨ３の流量やサイクルごとのフロー時間は、ＳｉＯＮ膜３ｃ内の窒素濃度が徐々に増加していくように調整する。これにより、ＳｉＯＮ膜３ｃ内の窒素組成比が、ＳｉＯＮ膜３ｄからＳｉＯＮ膜３ｂに向かうにつれて一定の増加率で増加するように、ＳｉＯＮ膜３ｃを形成することができる。なお、本段落の方法でＳｉＯＮ膜３ｃを形成する場合には、ＳｉＯＮ膜３ｃ内のシリコン濃度（シリコン組成比）は、ＳｉＯＮ膜３ｃの全体でほぼ一定値となる。
ＳｉＯＮ膜３ｂやＳｉＯＮ膜３ｄは、ＳｉＯＮ膜３ｃと同様の方法で形成することが可能である。ただし、Ｏ２の流量やサイクルごとのフロー時間や、ＮＨ３の流量やサイクルごとのフロー時間は、Ｓｉ２Ｃｌ６の流量やサイクルごとのフロー時間と同様に、一定値に調整される。
以下、本実施形態のトンネル絶縁膜３のさらなる詳細を説明する。
トンネル絶縁膜３は、バンドエンジニアリングや誘電率の観点から、ＳｉＯ２膜とすることや、ＳｉＯ２膜とＳｉＯＮ膜とを含む積層膜とすることが考えられる。後者の場合、ＳｉＯＮ膜中の窒素濃度が増大すると、電子および正孔に対するチャネル半導体層２との障壁高さが低減し、電子および正孔を注入する際のトンネル距離が短縮化されるため、メモリセルの書き込み効率や消去効率が向上する。一方で、電荷蓄積層４とトンネル絶縁膜３との界面において窒素濃度が増大すると、電子に対するバリアハイトの差が縮小されるため、電子がチャネル半導体層２側へ抜け落ちやすくなり、電荷蓄積層４の電荷保持特性が劣化する。このように、ＳｉＯＮ膜中の窒素濃度が増大すると、書き込み効率や消去効率が向上と電荷保持特性の劣化とのトレードオフが生じてしまう。
一方、本実施形態のトンネル絶縁膜３はＳｉＯＮ膜３ｃを備え、ＳｉＯＮ膜３ｃ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、第１値（例えば３０％）から第２値（例えば１０％）に変化している。
この場合、第１値を高い値に設定すれば、ＳｉＯＮ膜３ｃ中の窒素濃度が増大する。これにより、書き込み効率や消去効率を向上させること可能となる。また、第２値を低い値に設定すれば、電荷蓄積層４とトンネル絶縁膜３との界面の窒素濃度が減少する。これにより、電荷保持特性の劣化を抑制することが可能となる。よって、本実施形態によれば、上述のトレードオフを緩和することが可能となる。
また、本実施形態のトンネル絶縁膜３に関し、書き込み動作時、消去動作時、電荷保持時のバンド計算を行ったところ、書き込み動作時や消去動作時のトンネル距離は短く、電荷保持時のトンネル距離は長くなることが分かった。よって、ＳｉＯＮ膜３ｂの膜厚Ｔｂは、比較的厚く設定することが望ましく、例えば１．０ｎｍ以上かつ３．０ｎｍ以下に設定することが望ましい。一方、ＳｉＯＮ膜３ｄの膜厚Ｔｄは、比較的薄く設定することが望ましく、例えば０．５ｎｍ以上かつ１．５ｎｍ以下に設定することが望ましい。
以上のように、本実施形態のトンネル絶縁膜３はＳｉＯＮ膜３ｃを備え、このＳｉＯＮ膜３ｃ内の窒素組成比は、メモリホールＨの中心軸から放射状に延びる方向に沿って、第１値から、第１値より低い第２値に変化している。よって、本実施形態によれば、書き込み効率や消去効率を向上させつつ電荷保持特性の劣化を抑制できるなど、トンネル絶縁膜３の性能を向上させることが可能となる。
なお、本実施形態のトンネル絶縁膜３内の窒素濃度（窒素組成比）は、ＳｉＯＮ膜３ｃ内だけでなく、ＳｉＯＮ膜３ｂ内のシリコン酸化膜３ａ付近や、ＳｉＯＮ膜３ｄ内のシリコン酸化膜３ｅ付近でも変化していてもよい。例えば、ＳｉＯＮ膜３ｂ内のシリコン酸化膜３ａ付近の窒素濃度は、シリコン酸化膜３ａに近付くにつれて低下していてもよい。
また、本実施形態は、例えば平面型のＮＡＮＤメモリにも適用可能である。この場合、基板１１の上面に、トンネル絶縁膜３、電荷蓄積層４、ブロック絶縁膜５、および電極材層６を順番に形成することでメモリセルが形成される。この基板１１は、チャネル半導体層として機能し、電極材層６は、ゲート電極（ワード線）として機能する。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、
３ａ：シリコン酸化膜、３ｂ：シリコン酸窒化膜、３ｃ：シリコン酸窒化膜、
３ｄ：シリコン酸窒化膜、３ｅ：シリコン酸化膜、４：電荷蓄積層、
５：ブロック絶縁膜、６：電極材層、７：第１メタル層、８：第２メタル層、
１１：基板、１２：下地層、１２ａ：層間絶縁膜、１２ｂ：半導体層、
１３：犠牲層、１４：絶縁層

Claims (10)

  1. 半導体層と、
    前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、
    前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備え、
    前記第１絶縁膜は、
    シリコン、酸素、および窒素に対する窒素の組成比が、前記半導体層から前記電荷蓄積層に向かう第１方向に沿って、第１値から前記第１値より低い第２値に変化する第１領域を備える、半導体装置。
  2. 前記第１絶縁膜はさらに、
    前記半導体層と前記第１領域との間に設けられ、シリコン、酸素、および窒素に対する窒素の組成比が、前記第１方向に沿って前記第１値となっている第２領域を備える、請求項１に記載の半導体装置。
  3. 前記第２領域の厚さは、１．０ｎｍ以上かつ３．０ｎｍ以下である、請求項２に記載の半導体装置。
  4. 前記第１絶縁膜はさらに、前記半導体層と前記第２領域との間に設けられた酸化膜を含む、請求項２または３に記載の半導体装置。
  5. 前記第１絶縁膜はさらに、
    前記電荷蓄積層と前記第１領域との間に設けられ、シリコン、酸素、および窒素に対する窒素の組成比が、前記第１方向に沿って前記第２値となっている第３領域を備える、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第３領域の厚さは、０．５ｎｍ以上かつ１．５ｎｍ以下である、請求項５に記載の半導体装置。
  7. 前記第１絶縁膜はさらに、前記電荷蓄積層と前記第３領域との間に設けられた酸化膜を含む、請求項５または６に記載の半導体装置。
  8. 前記第１値は、２５％以上かつ３５％以下である、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記第２値は、５％以上かつ１５％以下である、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記電極層は、基板上に複数の絶縁層と交互に設けられた複数の電極層を含む、請求項１から９のいずれか１項に記載の半導体装置。
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