JP2018078259A - 薄膜デバイス - Google Patents

Abstract

【課題】セラミックで形成された薄膜キャパシタ素子に直流バイアス電圧を印加して、容量変化特性を利用する薄膜デバイスにおいて、所望の容量変化特性を得ることができる技術を提供する。
【解決手段】高周波信号ラインＳＬと、該高周波信号ラインＳＬに挿入された薄膜キャパシタ素子Ｃと、該薄膜キャパシタ素子Ｃに対して直流バイアス電圧を印加するバイアス電圧印加ラインＢＬと、該バイアス電圧印加ラインＢＬに挿入されて、薄膜キャパシタ素子Ｃと直列に接続される薄膜抵抗素子Ｒ１，Ｒ２とを有する薄膜デバイス１００において、薄膜キャパシタ素子Ｃは、負の抵抗温度係数を有するセラミックの誘電体層６を有するとともに、絶縁抵抗値が５０ＭΩ以下であり、薄膜抵抗素子Ｒ１，Ｒ２を形成する材料は、電気抵抗率が１００００μΩｃｍ以上であって、抵抗温度係数が誘電体層６の抵抗温度係数の絶対値よりも小さい。
【選択図】図２

Description

本発明は、薄膜キャパシタ素子と薄膜抵抗素子を備える薄膜デバイスに関する。

従来、薄膜キャパシタ素子と薄膜抵抗素子を備える種々の薄膜デバイスが提供されている（例えば特許文献１参照）。例えば、図６に示す従来の薄膜デバイス１００は、支持基板上に複数の薄膜キャパシタ素子Ｃ１〜Ｃ５と複数の薄膜抵抗素子Ｒ１〜Ｒ４とにより高周波回路が形成されている。薄膜キャパシタ素子Ｃ１〜Ｃ５は、それぞれ可変容量素子であり、第１の可変容量素子Ｃ１の入力端子と、第２の可変容量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点および第４の可変容量素子Ｃ４−第５の可変容量素子Ｃ５の直列接続点との間に、薄膜抵抗素子Ｒ１，Ｒ２を有するバイアスラインＢ１，Ｂ２がそれぞれ設けられる。また、第５の薄膜キャパシタ素子Ｃ５の出力側端子部と、第３の可変容量素子Ｃ３−第４の可変容量素子Ｃ４の直列接続点および第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の直列接続点との間に、薄膜抵抗素子Ｒ３，Ｒ４を有するバイアスラインＢ３，Ｂ４がそれぞれ設けられる。

ここで、バイアスラインＢ１〜Ｂ４の薄膜抵抗素子Ｒ１〜Ｒ４は、直列接続された可変容量素子Ｃ１〜Ｃ５の高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号を遮蔽するため、高周波信号は直列に接続された可変容量素子Ｃ１〜Ｃ５を通り、直流バイアス電圧は各可変容量素子Ｃ１〜Ｃ５に独立に印加される。これにより、直流的には可変容量素子Ｃ１〜Ｃ５が並列に接続された可変コンデンサとなる。一方、高周波信号はバイアスラインＢ１〜Ｂ４により遮蔽されるため、高周波的には可変容量素子Ｃ１〜Ｃ５が直列に接続された可変コンデンサとなる。したがって、高周波電圧は、各可変容量素子Ｃ１〜Ｃ５に分圧されるため、容量変化を小さくでき、波形歪みや相互変調歪み等を抑制することができる。

このような構成の場合、薄膜抵抗素子Ｒ１〜Ｒ４の抵抗値が小さすぎると、高周波信号がバイアスラインＢ１〜Ｂ４に流れてＱ値が低下する。一方、薄膜抵抗素子Ｒ１〜Ｒ４の抵抗値が大きすぎると、可変容量素子Ｃ１〜Ｃ５に印加される直流バイアス電圧が減少するため、所望の容量変化量が得られない。そこで、特許文献１の薄膜デバイスでは、薄膜抵抗素子Ｒ１〜Ｒ４の抵抗値が各可変容量素子Ｃ１〜Ｃ５の絶縁抵抗Ｒｃ１〜Ｒｃ５の１／１００以下としている。

また、可変容量素子Ｃ１〜Ｃ５はセラミックで形成されており、この場合は、温度が上がると絶縁抵抗が減少するという負の抵抗温度係数（例えば、−１５４００ｐｐｍ／℃）を有することが知られている。したがって、特許文献１では、所望の容量変化量が得るためには、薄膜抵抗素子Ｒ１〜Ｒ４の抵抗温度係数も負の値を持つ方が好ましいとしている。

特開２００６−６６６４７号公報（段落００２６〜００３７、図１など）

ところで、薄膜デバイスの小型化のためには、薄膜抵抗素子を形成する材料の電気抵抗率（比抵抗）を高くして、薄膜抵抗素子の形成領域を小さくしたいという要請がある。引用文献１では、薄膜抵抗素子Ｒ１〜Ｒ４の比抵抗が１Ωｃｍ以上であることが望ましいとされている。このような高い比抵抗を有する抵抗材料の一例としては、ＴａＳｉＮ、ＴａＳｉＯ系などがあるが、比抵抗を上げるにはＳｉの含有量を増やすのが一般的である。薄膜抵抗素子にＳｉの含有量が増加すると、抵抗温度係数の負の値が大きくなるため、薄膜抵抗素子の抵抗温度係数の値が負であり、かつ、可変容量素子の抵抗温度係数の値が負である場合に、薄膜抵抗素子の抵抗温度係数の大きさ（絶対値）が可変容量素子の抵抗温度係数の大きさ（絶対値）よりも大きくなる場合がある。この場合、使用温度範囲の低温側において、可変容量素子の絶縁抵抗値に対する薄膜抵抗素子の抵抗値の比率が高くなって、可変容量素子において所望の容量変化量が得られないという問題が生じる場合がある。特に、可変容量素子をセラミックで形成して、バイアス電圧を印加して容量変化を利用する用途においては、セラミックの誘電体の膜厚を薄くして、バイアス電圧の電界強度を高くする方が優れた容量変化特性を得られる。しかしながら、膜厚を薄くすると可変容量素子の絶縁抵抗が減少するため、このような場合は上述の問題が顕著化する。

この発明は、上記した課題に鑑みてなされたものであり、セラミックで形成された薄膜キャパシタ素子に直流バイアス電圧を印加して、容量変化特性を利用する薄膜デバイスにおいて、薄膜キャパシタ素子の絶縁抵抗が低い場合であっても、薄膜キャパシタ素子に十分に直流バイアス電圧を印加することができ、所望の容量変化特性を得ることができる技術を提供することを目的とする。

上記した目的を達成するために、本発明の薄膜デバイスは、高周波信号ラインと、前記高周波信号ラインに挿入された、直流バイアス電圧により容量が変化する薄膜キャパシタ素子と、該薄膜キャパシタ素子に対して直流バイアス電圧を印加するバイアス電圧印加ラインと、該バイアス電圧印加ラインに挿入されて、前記薄膜キャパシタ素子と直列に接続される薄膜抵抗素子とを有する回路が形成された薄膜デバイスであって、前記薄膜キャパシタ素子と、前記薄膜抵抗素子とは、同一の積層体内部に形成されており、前記薄膜キャパシタ素子は、負の抵抗温度係数を有するセラミック誘電体薄膜と、一対の電極膜とを有するとともに、使用温度範囲において絶縁抵抗値が５０ＭΩ以下であり、前記薄膜抵抗素子を形成する材料は、電気抵抗率が１００００μΩｃｍ以上であって、抵抗温度係数が前記誘電体薄膜の抵抗温度係数の絶対値よりも小さいことを特徴としている。

この構成によれば、薄膜抵抗素子の電気抵抗率が１００００μΩｃｍ以上という高い値であって、セラミック誘電体薄膜の絶縁抵抗値が５０ＭΩ以下という低い値であっても、使用範囲内の全てにおいて、印加した直流バイアス電圧の９５％以上を薄膜キャパシタ素子に印加でき、所望の容量変化特性を得ることができる。また、同じ積層体内部に薄膜キャパシタ素子と薄膜抵抗素子の両方が形成されるため、薄膜デバイスの小型化を図ることができる。

また、前記薄膜抵抗素子を形成する材料が、ＳｉとＮｉとＣｒとを含有していてもよい。

この構成によれば、電気抵抗率が１００００μΩｃｍ以上であって、抵抗温度係数が前記誘電体薄膜の抵抗温度係数の絶対値よりも小さい薄膜抵抗素子を容易に形成することができる。

本発明によれば、薄膜抵抗素子の電気抵抗率が１００００μΩｃｍ以上という高い値であって、セラミック誘電体薄膜の絶縁抵抗値が５０ＭΩ以下という低い値であっても、使用範囲内の全てにおいて、印加した直流バイアス電圧の９５％以上を薄膜キャパシタ素子に印加でき、所望の容量変化特性を得ることができる。

本発明の一実施形態にかかる薄膜デバイスの断面図である。 図１の薄膜デバイスの回路の概略構成図である。 図１の薄膜デバイスと従来との特性比較を示す図である。 薄膜キャパシタ素子に印加されるバイアス電圧の割合を従来と比較した図である。 使用温度範囲内の薄膜キャパシタ素子の絶縁抵抗と薄膜抵抗素子の抵抗との関係を従来の薄膜抵抗素子と比較した図である。 従来の薄膜デバイスの回路構成図である。

＜実施形態＞
本発明の一実施形態について図１および図２を参照して説明する。なお、図１および図２では、説明を簡易なものとするために本発明にかかる主要な構成のみが図示されている。

（構成）
薄膜デバイス１００の概略構成について説明する。

薄膜デバイス１００は、ガラス基板やセラミック基板、樹脂基板、Ｓｉ基板、ＧａＡｓ基板などの基板１と、基板１の一方主面１ａ側に積層された複数の樹脂層２，３，４と、基板１の一方主面１ａ上に設けられた可変容量型の薄膜キャパシタ素子Ｃと、薄膜抵抗素子Ｒ１，Ｒ２とを備え、基板１上に複数の樹脂層２，３，４が積層されてなる１つの積層体内に、薄膜キャパシタ素子Ｃと薄膜抵抗素子Ｒ１，Ｒ２とが形成されている。

薄膜キャパシタ素子Ｃは、基板１の一方主面１ａ上の所定領域にＰｔ薄膜により形成されたキャパシタ電極層５（本発明の「電極膜」に相当）と、（Ｂａ，Ｓｒ）ＴｉＯ３（以下「ＢＳＴ」と称する）誘電体層６（本発明の「誘電体薄膜」に相当）と、ＢＳＴ誘電体層６上にＰｔ薄膜により形成されたキャパシタ電極層７（本発明の「電極膜」に相当）とにより形成される。なお、この実施形態では、薄膜キャパシタ素子Ｃ（誘電体層６）がＢＳＴのセラミックで形成されており、抵抗温度係数が−１５４００ｐｐｍ／℃を有する。また、ＢＳＴで形成された誘電体層６は、直流バイアス電圧により容量が変化する特性を有することから、可変コンデンサとして機能する。

また、薄膜キャパシタ素子Ｃは、ＳｉＯ２耐湿保護膜により形成された保護層８により被覆され、保護層８上に樹脂層２が積層されている。樹脂層２の一方主面２ａには、保護層８および樹脂層２に形成された透孔を介して薄膜キャパシタ素子Ｃの上側のキャパシタ電極層７に接続されたＣｕ／Ｔｉ引出電極９と、薄膜キャパシタ素子Ｃの下側のキャパシタ電極層５に接続されたＣｕ／Ｔｉ引出電極１０と、第２の金属薄膜１１ａ，１１ｂとが形成されている。

第２の金属薄膜１１ａ，１１ｂは、それぞれ、同一の薄膜形成プロセスにより同一の材料を用いて引出電極９，１０と同時に形成されている。また、樹脂層２の一方主面２ａには、引出電極９，１０および第２の金属薄膜１１ａ，１１ｂを被覆する樹脂層３が積層されている。なお、この実施形態では、第２の金属薄膜１１ａ，１１ｂと引出電極９，１０とが一体形成されているが、第２の金属薄膜１１ａ，１１ｂと引出電極９，１０とが分離して形成されていてもよいし、第２の金属薄膜１１ａ，１１ｂが樹脂層２の一方主面２ａに形成された他の引出電極と一体形成されていてもよい。

各薄膜抵抗素子Ｒ１，Ｒ２は、それぞれ、樹脂層３の一方主面３ａの所定領域に薄膜形成プロセスにより形成されたＮｉ、Ｃｒ、Ｓｉを主成分とする抵抗薄膜１２と、それぞれ抵抗薄膜１２上に形成された第１、第２の補強用薄膜１２ａ，１２ｂおよび接続電極１２ｃ，１２ｄとを備えている。第１、第２の補強用薄膜１２ａ，１２ｂおよび接続電極１２ｃ，１２ｄは、それぞれ、Ｎｉを主成分としてＣｒを含む同一の材料を用いて同一の薄膜形成プロセスにより、分離配置された状態で形成されている。

ここで、抵抗薄膜１２を形成する材料は、Ｎｉ、Ｃｒ、Ｓｉを含有する。なお、この実施形態では、抵抗薄膜１２は、Ｎｉが１０ｗｔ％、Ｃｒが２０ｗｔ％、Ｓｉが７０ｗｔ％で形成されており、電気抵抗率（比抵抗）が１５０００μΩｃｍ、抵抗温度係数が−３８５０ｐｐｍ／℃である。この構成によれば、各薄膜抵抗素子Ｒ１，Ｒ２を共に１００ｋΩの抵抗で作製するのに、それぞれ配線長が０．４ｍｍあればよく、基板１の一方主面１ａが０．２５ｍｍ２以下であっても、ミアンダ形状にすることにより同一面上に配置することができる。なお、基板１の一方主面１ａが０．２５ｍｍ２以下の場合に、例えば、特許文献１のように９個以上の薄膜抵抗素子を同一面上に設けようとすると、１個の薄膜抵抗素子の長さは０．４ｍｍ以下が望ましく、各薄膜抵抗素子の膜厚を０．１μｍ、ライン幅を４μｍ、隣接するパターン間のギャップを４μｍ確保した場合、各薄膜抵抗素子を共に１００ｋΩにするには、比抵抗が１００００μΩｃｍ以上であることが望ましい。また、この実施形態では、抵抗薄膜１２の抵抗温度係数（−３８５０ｐｐｍ／℃）の絶対値は、誘電体層６の抵抗温度係数（−１５４００ｐｐｍ／℃）の絶対値よりも小さい材料で形成される。なお、薄膜抵抗素子Ｒ１，Ｒ２を形成する材料は、上記したものに限らず、比抵抗が１００００μΩｃｍ以上であって、抵抗温度係数の絶対値が、薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも小さいものであれば、Ｎｉ−Ｃｒ−Ｓｉ系の重量比率を変えてもよいし、他の材料で形成してもよい。なお、Ｎｉ−Ｃｒ−Ｓｉ系の重量比率は、Siが５０ｗｔ％以上９０ｗｔ％以下の範囲で、比抵抗とキャパシタに対する抵抗温度特性の関係を満足するよう決定され、本実施形態で示した重量比率以外にも、種々の重量比率とすることができる。

また、各薄膜抵抗素子Ｒ１，Ｒ２（抵抗薄膜１２）は、樹脂層３の一方主面３ａ上に積層された樹脂層４により被覆されている。樹脂層４の一方主面４ａには、樹脂層３，４に形成された透孔を介して引出電極９，１０や薄膜抵抗素子Ｒ１，Ｒ２の接続電極１２ｃ，１２ｄに電気的に接続されたＣｕ／Ｔｉ引出電極１３，１４と、第１の金属薄膜１５ａ，１５ｂ，１５ｃとが形成されている。第１の金属薄膜１５ａ〜１５ｃそれぞれは、同一の薄膜形成プロセスにより同一の材料を用いて引出電極１３，１４と同時に形成されている。なお、第１の金属薄膜１５ｃが、それぞれ引出電極１３，１４と一体形成された第１の金属薄膜１５ａ，１５ｂと分離した状態で形成されているが、第１の金属薄膜１５ｃが、第１の金属薄膜１５ａ，１５ｂや他の引出電極と一体形成されていてもよい。

また、図１に示すように、抵抗薄膜１２のうち、樹脂層３の基板１と反対側に配置された樹脂層４の第１の金属薄膜１５ａ〜１５ｃと平面視で重ならない部分に、第１の補強用薄膜１２ａが配置され、抵抗薄膜１２のうち、樹脂層３の基板１側に配置された樹脂層２の第２の金属薄膜１１ａ，１１ｂと平面視で重ならない部分に、第２の補強用薄膜１２ｂが配置されている。なお、第１、第２の金属薄膜１１ａ，１１ｂ，１５ａ〜１５ｃと抵抗薄膜１２との平面視における境界部分に重なるように、第１、第２の補強用薄膜１２ａ，１２ｂが配置されるようにするとよい。さらに、境界部分には応力が集中しやすいため、補強用薄膜１２ａ，１２ｂが境界部分に重なるように配置されることで、薄膜抵抗素子に加わる曲げ応力等を好適に緩和できる。

また、引出電極１３，１４に接続された第１の金属薄膜１５ａ，１５ｂ上に複数のＡｕ／Ｎｉ外部電極１６が形成され、引出電極１３，１４および第１の金属薄膜１５ａ，１５ｂと、各外部電極１６それぞれの端縁部分とを被覆するように樹脂により形成された保護層１７が樹脂層４の一方主面４ａ上に積層されている。

以上のように構成された薄膜デバイス１００は、図２に示すように、それぞれ外部電極１６により形成された第１〜第４外部電極Ｐ１〜Ｐ４を有し、第１、第２外部電極Ｐ１，Ｐ２間に薄膜キャパシタ素子Ｃが直列接続されている。また、一端が第３外部電極Ｐ３に接続された第１の薄膜抵抗素子Ｒ１の他端と、一端が第４外部電極Ｐ４に接続された第２の薄膜抵抗素子Ｒ２の他端との間に薄膜キャパシタ素子Ｃが挿入されるように、各第１の薄膜抵抗素子Ｒ１それぞれの他端および各第２の薄膜抵抗素子Ｒ２それぞれの他端が各薄膜キャパシタ素子Ｃそれぞれの両端に接続されている。また、第１外部電極Ｐ１と第２外部電極Ｐ２とを結ぶラインは、高周波信号が伝送される高周波信号ラインＳＬ（図２の一点鎖線）が形成される。一方、第３外部電極Ｐ３と、第４外部電極Ｐ４との間には、直流バイアス電圧が印加される、バイアス電圧印加ラインＢＬ（図２の二点鎖線）が形成される。この場合、バイアス電圧印加ラインＢＬ上に、第１の薄膜抵抗素子Ｒ１、薄膜キャパシタ素子Ｃ、第２の薄膜抵抗素子Ｒ２が直列に接続されることになる。

次に、図３〜図５を参照して、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の抵抗温度係数と、従来の薄膜抵抗素子の抵抗温度係数の比較と、薄膜抵抗素子Ｒ１，Ｒ２を用いた場合において、印加する直流バイアス電圧に対して薄膜キャパシタ素子Ｃに印加される電圧の比率と、従来の薄膜抵抗素子を用いた場合において、印加する直流バイアス電圧に対して薄膜キャパシタ素子Ｃに印加される電圧の比率を比較する。

図３に示すように、本実施形態の薄膜キャパシタ素子Ｃ（ＢＳＴ誘電体層６）の抵抗温度係数は、−１５４００ｐｐｍ／℃であり、比抵抗が１００００μΩｃｍ以上の従来の薄膜抵抗素子の一例として、Ｓｉを主成分とする材料を用いた場合の抵抗温度係数は、−１６０００ｐｐｍ／℃である。つまり、比抵抗が高い従来の薄膜抵抗素子の抵抗温度係数は、薄膜キャパシタ素子Ｃの抵抗温度係数と同じ負の値を示すが、その絶対値は従来の薄膜抵抗素子の方が大きい。これに対して、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の抵抗温度係数は、それぞれ−３８５０ｐｐｍ／℃であり、薄膜キャパシタ素子Ｃの抵抗温度係数と同じ負の値を示すとともに、その絶対値は薄膜抵抗素子Ｒ１，Ｒ２の方が小さい。

ここで、直流バイアス電圧の印加による薄膜キャパシタ素子Ｃの容量変化特性を向上するためには、薄膜キャパシタ素子Ｃ（ＢＳＴ誘電体層６）の厚みを薄くして直流バイアス電圧の電界強度を高くするのが好ましいが、ＢＳＴ誘電体層６の厚みを薄くすると、薄膜キャパシタ素子Ｃの絶縁抵抗が低下する。そこで、薄膜抵抗素子Ｒ１，Ｒ２よりも十分高い絶縁抵抗を確保できる膜厚で形成した、高抵抗側の薄膜キャパシタ素子Ｃ（ＢＳＴ誘電体層６）と、優れた容量変化特性を得るために膜厚を薄くした低抵抗側の薄膜キャパシタ素子Ｃ（ＢＳＴ誘電体層６）とを準備して、それぞれ従来の薄膜抵抗素子を用いた場合に薄膜キャパシタ素子Ｃに印加される直流バイアス電圧の比率と、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２を用いた場合に薄膜キャパシタ素子Ｃに印加される直流バイアス電圧の比率とを図３に示す。

なお、薄膜デバイス１００の使用温度範囲は、−２５℃〜８５℃であり、好適には２５℃〜８５℃である。ここで、好適な使用温度範囲において、高抵抗側の薄膜キャパシタ素子Ｃは、２５℃で３００ＭΩ、８５℃で３０ＭΩであり、低抵抗側の薄膜キャパシタ素子Ｃは、２５℃で３０ＭΩ、８５℃で３ＭΩである。また、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の２５℃での合成抵抗値は２００ｋΩ、８５℃での合成抵抗値は１５３ｋΩである。なお、この実施形態では、薄膜抵抗素子Ｒ１，Ｒ２の２５℃での合成抵抗値が、使用上限温度８５℃で抵抗素子の機能として必要な抵抗値１５０ｋΩ程度となるように設計している。

ここで、バイアス電圧印加ラインＢＬに印加する直流バイアス電圧に対して薄膜キャパシタＣに印加される直流バイアス電圧の割合（バイアス電圧比率）が９５％以上である場合は、所望の容量変化特性を十分に満たすとし、少なくとも９０％以上であることが好ましい。まず、高抵抗側の薄膜キャパシタ素子Ｃの場合について説明する。この場合、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２および従来のＳｉ系の薄膜抵抗素子のいずれを用いた場合であっても、使用温度範囲の全てで９５％を超える値を示しており、十分な容量変化特性が得られている。これは、従来の薄膜抵抗素子の抵抗温度係数（−１６０００ｐｐｍ／℃）の絶対値が、薄膜キャパシタ素子Ｃの抵抗温度係数（−１５４００ｐｐｍ／℃）の絶対値よりも大きい値であっても、薄膜キャパシタ素子Ｃの絶縁抵抗値が、薄膜抵抗素子の抵抗値に対して十分に大きいためである。すなわち、薄膜キャパシタ素子Ｃと薄膜抵抗素子Ｒ１，Ｒ２とが直列に接続されているときに、両端に直流バイアス電圧を印加した場合は、薄膜抵抗素子にかかる電圧（抵抗側分圧）と、薄膜キャパシタ素子にかかる電圧（キャパシタ側分圧）の比は、それぞれの抵抗値の比と同じとなる。したがって、薄膜キャパシタ素子の絶縁抵抗をＲｘとし、薄膜抵抗素子の合成抵抗をＲｙとした場合、バイアス電圧比率＝Ｒｘ／（Ｒｘ＋Ｒｙ）×１００[％]となる。ここで、薄膜キャパシタ素子Ｃと従来の薄膜抵抗素子は、共に負の抵抗温度係数を有するが、絶対値が従来の薄膜抵抗素子の方が大きいため、低温になるにつれて薄膜キャパシタ素子の絶縁抵抗値と従来の薄膜抵抗素子の抵抗値の差が小さくなる（図５参照）。したがって、バイアス電圧比率は、低温になるにつれて低くなるものの、薄膜キャパシタ素子の絶縁抵抗Ｒｘが、薄膜抵抗素子の合成抵抗Ｒｙよりも十分大きいため、使用温度範囲の全てで９５％を超える値を示す。一方、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２は、負の抵抗温度係数を有し、かつ、絶対値が薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも小さいため、低温になるにつれて、薄膜キャパシタ素子の絶縁抵抗値と、薄膜抵抗素子Ｒ１，Ｒ２の合成抵抗値の差が大きくなる。したがって、バイアス電圧比率は、低温になるにつれて高くなるものの、薄膜キャパシタ素子Ｃの絶縁抵抗Ｒｘが、薄膜抵抗素子Ｒ１，Ｒ２の合成抵抗Ｒｙよりも十分大きいため、使用温度範囲の全てで９５％を超える値を示す。

次に、低抵抗側の薄膜キャパシタ素子Ｃの場合について説明する。この場合、従来のＳｉ系の薄膜抵抗素子を用いた場合において、使用温度範囲内で低温側になるにつれてバイアス電圧比率が低くなるのは同じである。しかしながら、使用温度の上限（８５℃）ではバイアス電圧比率が９５％を超える値を確保することができるものの、使用温度の下限（２５℃）ではバイアス電圧比率が８８．７％となり、所望の容量変化特性が得られないことが分かる。これは、従来の薄膜抵抗素子の抵抗温度係数の絶対値が、薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも大きいことに加え、薄膜キャパシタ素子Ｃの絶縁抵抗値が従来の薄膜抵抗素子の抵抗値に対して十分に大きくないことから、使用温度の低温側の薄膜抵抗素子の抵抗値の高まりが、バイアス電圧比率に影響したためである。一方、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の場合、使用温度範囲の全てで９５％を超える値を示す。これは、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の抵抗温度係数の絶対値が、薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも小さいことにより、従来の薄膜抵抗素子（Ｓｉ系）の場合に問題となる使用温度範囲の低温側において、９５％以上のバイアス電圧比率を確保できたためと考えられる。

なお、このような構成の場合、使用温度の下限（２５℃）でバイアス電圧比率が９５％を超えていれば、全ての使用温度範囲でバイアス電圧比率が９５％以上を確保できると考えられることから、２５℃の環境下において、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２を用いた場合の薄膜キャパシタ素子Ｃの絶縁抵抗とバイアス電圧比率との関係、並びに、２５℃の環境下において、従来の薄膜抵抗素子を用いた場合の薄膜キャパシタ素子Ｃの絶縁抵抗とバイアス電圧比率との関係を図４に示す。

この場合、薄膜キャパシタ素子Ｃの絶縁抵抗値が５０ＭΩを超える場合は、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２および従来の薄膜抵抗素子の両方で、９０％以上のバイアス電圧比率を確保することができるが、薄膜キャパシタ素子Ｃの絶縁抵抗値が５０ＭΩ以下の場合は、従来の薄膜抵抗素子の場合はバイアス電圧比率が９０％を下回って所望の容量変化特性を得ることができないが、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２の場合は、バイアス電圧比率が９５％以上を確保することができているのが分かる。以上のように、本実施形態の薄膜抵抗素子Ｒ１，Ｒ２を用いた場合は、薄膜キャパシタ素子Ｃの厚みを薄くして絶縁抵抗値が５０ＭΩよりも低くなった場合でも、直流バイアス電圧を十分に薄膜キャパシタＣに印加することができ、優れた容量変化特性が得られる。

（製造方法）
薄膜デバイス１００の製造方法の一例について説明する。なお、この実施形態では、大面積の基板１が用いられて複数の薄膜デバイス１００の集合体が形成された後に個片化されることにより、複数の薄膜デバイス１００が同時に形成される。

まず、例えばＳｉにより形成された基板１上の所定領域にスパッタにより下側のＰｔキャパシタ電極層５を形成し、溶液塗布法によりＢＳＴ誘電体層６を形成する。なお、ＢＳＴ誘電体層６の成膜方法の他の例としては、スパッタ法やＣＶＤ法を用いることができる。ＢＳＴ誘電体層６の成膜後は、スパッタにより上側のＰｔキャパシタ電極層７を形成し、ドライエッチングにより、所望の容量にするためのＢＳＴ誘電体層６および上側のＰｔキャパシタ電極層７のパターンニングおよび下側のＰｔキャパシタ電極層５と導通用のビアホールを形成する。その際、エッチングしない部分はレジスト膜で保護する。

エッチング終了後はレジスト膜を剥離して、スパッタにより薄膜キャパシタ素子Ｃを被覆するＳｉＯ２保護層８を成膜する。ＳｉＯ２保護層８の他の成膜方法としては、ＣＶＤ法等を用いることができる。また、保護層８は、ＳｉＯ２に限らず、ＳｉＮ等の他の無機材料であってもよいし、有機絶縁材料を用いてもよい。次に、フォトリソグラフィによって透孔が形成されたフェノール系感光性樹脂絶縁膜から成る樹脂層２を形成し、樹脂層硬化のための熱処理を行う。なお、保護層８を設けずに、薄膜キャパシタ素子Ｃを被覆するように樹脂層２を形成してもよい。

続いて、樹脂層２の透孔内のＳｉＯ２耐湿保護膜をドライエッチングにより除去し、スパッタにより、引出電極９，１０および第２の金属薄膜１１ａ，１１ｂを形成するＴｉ膜を成膜し、さらにＣｕ膜を成膜する。そして、フォトリソグラフィによるエッチングによりパターン形成し、引出電極９，１０および第２の金属薄膜１１ａ，１１ｂを形成する。次に、フォトリソグラフィによって透孔が形成されたフェノール系感光性樹脂絶縁膜から成る樹脂層３を形成し、樹脂層硬化のための熱処理を行う。

次に、リフトオフレジストを形成し、Ｎｉ、Ｃｒ、Ｓｉを主成分とする混合物から成る蒸着材料を用いて、リフトオフ法により抵抗薄膜１２を蒸着形成する。このとき、抵抗薄膜１２が、Ｎｉ：１０ｗｔ％、Ｃｒ：２０ｗｔ％、Ｓｉ：７０ｗｔ％となるように調整する。続いて、リフトオフレジストを形成し、Ｎｉ、Ｃｒを主成分とする混合物から成る蒸着材料を用いて、リフトオフ法により第１、第２の補強用薄膜１２ａ，１２ｂおよび接続電極１２ｃ，１２ｄを抵抗薄膜１２上に蒸着形成する。このとき、第１、第２の補強用薄膜１２ａ，１２ｂは、それぞれ、平面視したときに、樹脂層２上の第２の金属薄膜１１ａ，１１ｂおよび後述する樹脂層４上の第１の金属薄膜１５ａ〜１５ｃの両方を形成することができない部分、または形成しない部分に重なるように配置する。

続いて、フォトリソグラフィによって透孔が形成されたフェノール系感光性樹脂絶縁膜から成る樹脂層４を形成し、樹脂層硬化のための熱処理を行う。そして、スパッタにより、引出電極１３，１４および第１の金属薄膜１５ａ〜１５ｃを形成するＴｉ膜を成膜したあと、Ｃｕ膜を成膜する。

次に、形成したＣｕ／Ｔｉ膜上に所定位置に開口が設けられたレジストをパターン形成して、めっき法により第１〜第４外部電極Ｐ１〜Ｐ４を成す外部電極１６をＣｕ／Ｔｉ膜上の所定位置に形成する。そして、レジストを除去した後に、フォトリソグラフィによるエッチングによりＣｕ／Ｔｉ膜をパターン形成して、引出電極１３，１４および第１の金属薄膜１５ａ〜１５ｃを形成する。

そして、フォトリソグラフィによって外部電極露出部が形成されたフェノール系感光性樹脂絶縁膜からなる保護層１７を形成し、樹脂層硬化のための熱処理を行った後に、ダイシングにより個々の薄膜デバイス１００に個片化することによって、薄膜デバイス１００が完成する。

したがって、上記した実施形態によれば、薄膜抵抗素子Ｒ１，Ｒ２の比抵抗が１００００μΩｃｍ以上という高い値であっても、抵抗温度係数の絶対値を薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも小さくすることにより、薄膜キャパシタ素子Ｃ（ＢＳＴ誘電体層６）の絶縁抵抗値が５０ＭΩ以下という低い値であっても、２５℃〜８５℃の使用範囲内の全てにおいて、バイアス電圧比率が９５％以上を確保することができ、所望の容量変化特性を得られることが分かった。

また、薄膜抵抗素子Ｒ１，Ｒ２を形成する材料を、Ｎｉが１０ｗｔ％、Ｃｒが２０ｗｔ％、Ｓｉが７０ｗｔ％とすれば、１００００μΩｃｍ以上の比抵抗を有し、かつ、薄膜抵抗素子Ｒ１，Ｒ２の抵抗温度係数が負であって、その絶対値が薄膜キャパシタ素子Ｃの抵抗温度係数の絶対値よりも小さくする上で好適であることが分かった。

また、薄膜キャパシタ素子Ｃと、薄膜抵抗素子Ｒ１，Ｒ２とが、同じ積層体内部に形成されるため、薄膜デバイスの小型化を図ることができる。

なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能であり、例えば、上記した実施形態では、薄膜キャパシタ素子Ｃが可変容量素子である場合について説明したが、直流バイアス電圧で容量が変化することを利用したものであれば、本発明を適用することができる。

また、高周波信号ラインＳＬに複数の薄膜キャパシタ素子Ｃを直列に接続するとともに、薄膜キャパシタ素子Ｃごとに、直流バイアス電圧を印加するバイアス印加ラインＢＬを設け、各バイアス印加ラインＢＬに薄膜抵抗素子Ｒ１，Ｒ２を設ける回路構成であってもよい。

また、誘電体層を形成する誘電体材料は上記した例に限定されるものではない。たとえば、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３などの誘電体材料により誘電体層が形成されていてもよい。

本発明は、薄膜抵抗素子と薄膜キャパシタ素子とを備える種々の薄膜デバイスに広く適用することができる。

５ キャパシタ電極層（電極膜）
６ 誘電体層６（誘電体薄膜）
７ キャパシタ電極層（電極膜）
１００ 薄膜デバイス
Ｃ 薄膜キャパシタ素子
Ｒ１，Ｒ２ 薄膜抵抗素子
ＳＬ 高周波信号ライン
ＢＬ バイアス電圧印加ライン

Claims (2)

1. 高周波信号ラインと、
   前記高周波信号ラインに挿入された、直流バイアス電圧により容量が変化する薄膜キャパシタ素子と、
   該薄膜キャパシタ素子に対して直流バイアス電圧を印加するバイアス電圧印加ラインと、
   該バイアス電圧印加ラインに挿入されて、前記薄膜キャパシタ素子と直列に接続される薄膜抵抗素子と、
   を有する回路が形成された薄膜デバイスであって、
   前記薄膜キャパシタ素子と、前記薄膜抵抗素子とは、同一の積層体内部に形成されており、
   前記薄膜キャパシタ素子は、負の抵抗温度係数を有するセラミック誘電体薄膜と、一対の電極膜とを有するとともに、使用温度範囲において絶縁抵抗値が５０ＭΩ以下であり、
   前記薄膜抵抗素子を形成する材料は、電気抵抗率が１００００μΩｃｍ以上であって、抵抗温度係数が前記誘電体薄膜の抵抗温度係数の絶対値よりも小さい
   ことを特徴とする薄膜デバイス。
2. 前記薄膜抵抗素子を形成する材料が、ＳｉとＮｉとＣｒとを含有することを特徴とする請求項１に記載の薄膜デバイス。
   
   
   

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