JP4307141B2 - 容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路に関するものである。また、本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来の技術】
従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を変化させる容量可変薄膜コンデンサも同様な構造である。直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1（特開平１１−２６０６６７号）に開示されている。
【０００３】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。この様な高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【０００４】
【特許文献１】
特開平１１−２６０６６７号公報
【０００５】
【特許文献２】
特表平８−５０９１０３号公報
【０００６】
【発明が解決しようとする課題】
上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と、高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は、高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。この様な容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため、波形歪、相互変調歪ノイズが生じるようになる。波形歪、相互変調歪ノイズを小さくするためには、高周波電界強度を下げ、高周波電圧による容量変化を小さくする必要があり、その為には、誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため、容量変化率も下がってしまう問題がある。
【０００７】
また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し、破壊してしまう。この様な耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように単純に誘電体層の厚みを厚くすると、直流電界強度も小さくなるため、直流バイアスによる容量変化率も下がってしまう問題がある。
【０００８】
また、また、薄膜コンデンサを作製する際には、通常、下部電極、薄膜誘電体層、上部電極のほかに、保護層や、半田拡散防止層など、他の機能を担う層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題のほか、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。
【０００９】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、高周波信号による容量変化が小さく、且つ直流バイアスによる容量変化は大きく、バイアスラインのような新たな構成要素が付加されても素子の大きさを維持するとともに、順次被着される薄膜の層の数を少なくして素子の小型集積化に有効であり、さらには使用可能な周波数範囲を拡大させ、なおかつ特性不良や信頼性の低下を抑制する容量可変薄膜コンデンサ素子を提供することにある。
【００１０】
本発明のさらに別の目的は、上述の容量可変薄膜コンデンサを用いて相互変調歪が小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子及び電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子を順次直列接続するとともに前記第１の可変容量素子を入力端子に接続し、前記第Ｎの可変容量素子を出力端子に接続して成り、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通入力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別入力端子側バイアスラインを設けるとともに、前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通出力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別出力端子側バイアスラインを設け、前記入力端子が、高周波信号の信号入力端子と直流バイアスの供給端子とされていることを特徴とする容量可変コンデンサ回路（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数）である。
【００１２】
また、前記第１乃至第Ｎの可変容量素子は、複数の容量発生領域が合成されて成る。
【００１３】
また本発明は、支持基板と、前記支持基板上に形成された下部電極層、前記下部電極層上に形成された薄膜誘電体層、および前記薄膜誘電体層上に形成された上部電極層からなり、順次直列接続された第１乃至第Ｎの可変容量素子と、前記第１の可変容量素子に接続された入力端子と、前記第Ｎの可変容量素子に接続された出力端子と、前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点に一端が接続される個別入力端子側バイアスラインと、前記第１の可変容量素子の入力端子側端子部と前記個別入力端子側バイアスラインとの間に設けられる共通入力端子側バイアスラインと、前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点に一端が接続される個別出力端子側バイアスラインと、前記第Ｎの可変容量素子の出力端子側端子部と前記個別出力端子側バイアスラインとの間に設けられる共通出力端子側バイアスラインと、を備え、前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続は、前記第２ｉの可変容量素子の上部電極層と第２ｉ＋１の可変容量素子の上部電極層とを接続する引出し電極層を介して行われ、前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点における前記個別入力端子側バイアスラインとの接続は、前記引出し電極層と前記個別入力端子側バイアスラインを構成する前記導体ラインとを接続することにより行われ、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続は、前記第２ｉ−１の可変容量素子の下部電極層と第２ｉの可変容量素子の下部電極層とを共通化することにより行われ、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点における前記個別出力端子側バイアスラインとの接続は、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子とで共通化された下部電極層と前記個別出力端子側バイアスラインを構成する導体ラインとを接続することにより行われ、前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサ素子（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数）である。
【００１４】
また前記個別入出力端子側バイアスライン、及び前記共通入出力端子側バイアスラインが、支持基板上に直接形成されている。
【００１５】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、その少なくとも一部にタンタルを含有し、且つ比抵抗が１ｍΩｃｍ以上の薄膜抵抗を有する。
【００１６】
また、前記薄膜抵抗は、膜厚が４０ｎｍ以上である。
【００１７】
また、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、導体ラインと薄膜抵抗とから成る。
【００１８】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなる。
【００１９】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ、Ｆｅ等の強磁性体薄膜から成る。
【００２０】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部が酸化物導電体、窒化物導電体または半導体から成る。
【００２１】
また、前記薄膜誘電体層が、（Ｂａ ｘ ，Ｓｒ １−ｘ ） ｙ Ｔｉ １−ｙ Ｏ ３−ｚ から成る。
【００２２】
また、前記薄膜誘電体層が、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る。また、支持基板には、入力端子と出力端子が形成されている。また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。
【００２３】
また、これら容量可変薄膜コンデンサ素子が、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。
【００２４】
【作用】
本発明の容量可変コンデンサ回路は、電圧を印加することにより容量が変化する容量可変コンデンサ回路において、前記容量可変コンデンサ回路が、直列に接続された第１乃至第Ｎの容量可変素子と、容量調整に用いる直流バイアス印加用の入力端子側バイアスライン及び出力端子側バイアスラインから成ることを特徴とする容量可変コンデンサ回路である。前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に、各可変容量素子に対して共用される共通入力端子側バイアスラインと、各可変容量素子に対して形成された個別入力端子側バイアスラインを設けられている。また、前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に、各可変容量素子に対して共用される共通出力端子側バイアスラインと、各可変容量素子に対して形成された個別出力端子側バイアスラインを設けている。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）。従って、直列に接続する可変容量素子に印加される高周波電圧がそれぞれの可変容量素子に分圧されるので、個々の可変容量素子に印加される高周波電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。また、個別入力端子側バイアスライン及び個別出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。
【００２５】
さらに、個別入出力端子側バイアスラインは、共用する共通入出力端子側バイアスラインを介して入出力端子と接続されている。これにより、低周波領域での位相の増加を抑制することができるため、Ｑの高い周波数領域を低周波側に拡大することができる。さらには、共通バイアスラインを設けることにより、この回路の高周波特性は、抵抗成分あるいは／およびインダクタンス成分の大きさを、入出力端子側バイアスラインのみの回路においてｎ倍とした時とほぼ同等になるため、この回路を実際の素子とした場合、各入出力端子側バイアスラインの有する抵抗成分あるいは／およびインダクタンス成分の大きさを、素子形状などの制約のため大きくできない場合でも、それを補うことができ、結果的にＱの高い周波数領域を拡大することができる。
【００２６】
また、バイアスラインが少なくとも抵抗あるいは／およびインダクタンス成分を有することを特徴とする容量可変コンデンサ回路であることにより、バイアスラインに高周波信号が入り込むことはなく、また、直流電流は可変容量素子を流れないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができる。
【００２７】
また、容量可変コンデンサ回路を構成する各可変容量素子同士の接続ラインが、個別入力端子側バイアスライン及び個別出力端子側バイアスラインにより交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できるため、個々の可変容量素子の容量変化率を最大限に利用することができる。
【００２８】
また、高周波信号の入力端子と直流バイアスの供給端子を共通化しているので、回路としての取り扱いが容易になる。また、従来の容量可変コンデンサを、容量可変コンデンサが利用される回路に変更を加えることなく、本発明の容量可変コンデンサ回路に基づく容量可変薄膜コンデンサ素子と単純に置き換えることができる。
【００２９】
本発明の容量可変薄膜コンデンサ素子は、電圧を印加することにより容量が変化する容量可変薄膜コンデンサ素子において、前記容量可変薄膜コンデンサ素子が複数個の容量可変薄膜コンデンサを有している。これは、上述の容量可変コンデンサ回路を現実の素子にしたものである。
【００３０】
また前記個別入出力端子側バイアスライン及び前記共通入出力端子側バイアスラインを支持基板上に直接設けることにより、直列接続された容量可変素子上に設けられる際に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができる。
【００３１】
また、前記個別入出力端子側バイアスライン及び前記共通入出力端子側バイアスラインもしくはその一部に、タンタルを含有し且つ比抵抗が１ｍΩｃｍ以上である薄膜抵抗を用いている。タンタルを含有することにより、窒化タンタルやＴａＳｉＮ、Ｔａ−Ｓｉ−Ｏなどの高抵抗の薄膜抵抗を簡便に得ることができる。さらに、抵抗値が経時的に安定したバイアスラインとなるとともに、バイアスラインが高抵抗となるため、アスペクト比（バイアスラインの長さ／幅）を小さくすることが可能となる。従って、新たにバイアスラインを設けても素子の大きさを維持できるため、素子の小型化、高集積化に有効である。
【００３２】
さらには、バイアスラインが高抵抗となることにより、上述のバイアスラインへの高周波信号の入り込みをより効果的に抑制することができる。そして、前記薄膜抵抗の膜厚を４０ｎｍ以上とすることにより、高抵抗の薄膜抵抗を再現性良く作製することができる。
【００３３】
また前記個別入出力側バイアスライン及び前記共通入出力端子側バイアスラインは、導体ラインと薄膜抵抗とから成っている。薄膜抵抗の抵抗値は、導体の抵抗値に対して非常に高くできるため、バイアスラインの抵抗は薄膜抵抗の抵抗値とほぼ等しくなり、薄膜抵抗の抵抗値は、その膜厚、ならびにアスペクト比を全てのバイアスラインにおいて同一にすることにより等しくすることができる。従って、全てのバイアスラインの抵抗値を等しくすることができ、容量可変薄膜コンデンサ素子のインピーダンスなどの電気的特性を均一にすることができる。
【００３４】
また前記個別入出力端子側バイアスライン、及び前記共通入出力端子側バイアスラインは、少なくともその一部がＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜から成っている。高抵抗の合金薄膜を用いることで、比較的短い抵抗線でも高抵抗が達成できる。
【００３５】
また、前記個別入出力端子側バイアスライン及び共通入出力端子側バイアスラインは、少なくともその一部がＡｕ、Ｐｔなどの貴金属薄膜となっている。金属薄膜を極めて薄い膜にした場合、完全な膜には成らず、微小な島状の金属塊からなる膜になり、膜厚の減少に伴って抵抗値が急激に増加することが知られている。この性質により、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れたバイアスラインを得ることができる。
【００３６】
また、前記個別入出力端子側バイアスライン及び共通入出力端子側バイアスラインは、少なくともその一部がＮｉ、Ｆｅ等の強磁性体薄膜から成っている。強磁性体では、透磁率μが大きいため、δ＝１／√（πｆμσ）（ただし、ｆは周波数、σは伝導率である。）で表わされる表皮深さが常磁性体よりも小さくなる傾向がある。従って、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため、高抵抗のバイアスラインを作製することができる。また、酸化物導電体、窒化物導電体または半導体のいずれかとすることにより、支持基板との密着性のよいバイアスラインを作製することができる。
【００３７】
また、本発明の容量可変薄膜コンデンサ素子において、各可変容量素子が支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。このことにより、各可変容量素子の容量を直流バイアスの印加により大きく変化させることができる。
【００３８】
また、前記薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚからなり、可変容量素子の容量変化率が大きく、損失が小さい容量可変コンデンサ素子を作製することができる。
【００３９】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されているため、素子構造が簡略化される。
【００４０】
また、本発明の容量可変薄膜コンデンサ素子は、少なくとも前記入出力端子側バイアスライン、及び共通入出力端子側バイアスラインを被覆し、且つ窒化ケイ素及び酸化ケイ素の少なくとも１種類より成る保護膜を有しており、これにより、バイアスラインが酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上すると共に、耐湿性も確保できる。
【００４１】
本発明は、高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として前記容量可変薄膜コンデンサ素子を用いている。これにより、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサ素子を用いて共振器を作製することになり、波形歪、相互変調歪ノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ、電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサ素子を用いることにより、波形歪、相互変調歪ノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ、アンテナ共用器を作製することができる。
【００４２】
【発明の実施の形態】
以下、本発明にかかる容量可変コンデンサ回路、及び容量可変薄膜コンデンサ素子及び高周波部品を図面に基づいて説明する。
【００４３】
図１は、本発明のＮ＝７（ｎ＝３）の場合の容量可変コンデンサ回路を示すものである。図１は、７個の可変容量素子Ｃ１〜Ｃ７（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５、第６の可変容量素子Ｃ６、第７の可変容量素子Ｃ７）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３を示す。）を有する個別入力端子側バイアスライン（以下、第１、第２、第３の入力端子側バイアスラインという）Ｂ１１、Ｂ１２、Ｂ１３、及び個別出力端子側バイアスライン（以下、第１、第２、第３の出力端子側バイアスラインという）Ｂ２１、Ｂ２２、Ｂ２３、さらに抵抗成分又はインダクタンス成分（図では抵抗成分ＲＩ、ＲＯを示す。）を有する共通入力端子側バイアスラインＢＩ、共通出力端子側バイアスラインＢＯを有している。
【００４４】
図１では、高周波信号及び直流バイアスは共通端子であり、入力端子Ｉ、出力端子Ｏとなっている。
【００４５】
そして、第１の可変容量素子Ｃ１の入力側端子部ＡＩと、第２の可変容量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点Ａ１１、第４の可変容量素子Ｃ４−第５の可変容量素子Ｃ５の直列接続点Ａ１２、及び第６の可変容量素子Ｃ６−第７の可変容量素子Ｃ７の直列接続点Ａ１３との間に、抵抗成分ＲＩを有し、共用する共通入力端子側バイアスラインＢＩを介して、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＢ１１と、抵抗成分Ｒ１２を有する第２の入力端子側バイアスラインＢ１２と、抵抗成分Ｒ１３を有する第３の入力端子側バイアスラインＢ１３とを並列に設けている。
【００４６】
また、第７の可変容量素子Ｃ７の出力側端子部ＡＯと、第５の可変容量素子Ｃ５−第６の可変容量素子Ｃ６の直列接続点Ａ２１、第３の可変容量素子Ｃ３−第４の可変容量素子Ｃ４の直列接続点Ａ２２、及び第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の直列接続点Ａ２３との間に、抵抗成分ＲＯを有し、共用する共通入力端子側バイアスラインＢＯを介して、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＢ２１と、抵抗成分Ｒ２２を有する第２の出力端子側バイアスラインＢ２２と、抵抗成分Ｒ２３を有する第３の出力端子側バイアスラインＢ２３とを並列に設けている。
【００４７】
ここで、第１、第２、第３の入力端子側のバイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、及び第１、第２、第３の出力端子側のバイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３は、直列接続した容量素子の高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列接続した可変容量素子Ｃ１〜可変容量素子Ｃ７を通り、直流バイアスは各可変容量素子Ｃ１〜Ｃ７に別々に印加されることになる。第１、第２、第３の入力端子側のバイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、及び第１、第２、第３の出力端子側のバイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３が小さすぎると、高周波信号も第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３および出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３及びＲＩ、ＲＯが大きすぎると、容量可変素子に印加される直流バイアスが減少し、容量変化が小さくなる。また、時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間がかかるようになる。このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００４８】
図１に示す回路図において、入力端子Ｉから供給されたバイアス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点Ａ２３から第３の出力端子側バイアスラインＢ２３及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第１の入力端子側バイアスラインＢ１１を流れて接続点Ａ１１に供給され、接続点Ａ１１から第２の可変容量素子Ｃ２に供給され、接続点Ａ２３から第３の出力端子側バイアスラインＢ２３及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第１の入力端子側バイアスラインＢ１１を流れて接続点Ａ１１に供給され、接続点Ａ１１から第３の可変容量素子Ｃ３に供給され、接続点Ａ２２から第２の出力端子側バイアスラインＢ２２及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第２の入力端子側バイアスラインＢ１２を流れて接続点Ａ１２に供給され、接続点Ａ１２から第４の可変容量素子Ｃ４に供給され、接続点Ａ２２から第２の出力端子側バイアスラインＢ２２及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第２の入力端子側バイアスラインＢ１２を流れて接続点Ａ１２に供給され、接続点Ａ１２から第５の可変容量素子Ｃ５に供給され、接続点Ａ２１から第１の出力端子側バイアスラインＢ２１及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第３の入力端子側バイアスラインＢ１３を流れて接続点Ａ１３に供給され、接続点Ａ１３から第６の可変容量素子Ｃ６に供給され、接続点Ａ２１から第１の出力端子側バイアスラインＢ２１及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れことになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第３の入力端子側バイアスラインＢ１３を流れて接続点Ａ１３に供給され、接続点Ａ１３から第７の可変容量素子Ｃ７に供給され、そのまま出力端子Ｏに流れことになる。
【００４９】
ここで、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの設定においては、図２に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ７を絶縁抵抗Ｒｐ１〜Ｒｐ７に置き換え）で説明する。
【００５０】
抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの上限値は、直列接続したＣ１〜Ｃ７にかかる電圧がバイアスラインの無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図２の抵抗により分圧されるので、可変容量素子Ｃ１について考えると、
Ｒｐ１／（Ｒ２３＋ＲＯ＋Ｒｐ１）＞Ｒｐ１／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ２３＋ＲＯ＜Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５１】
同様に可変容量素子Ｃ２について考えると、
Ｒｐ２／（ＲＩ＋Ｒ１１＋Ｒ２３＋ＲＯ＋Ｒｐ２）＞Ｒｐ２／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１１＋Ｒ２３＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５２】
同様に可変容量素子Ｃ３について考えると、
Ｒｐ３／（ＲＩ＋Ｒ１１＋Ｒ２２＋ＲＯ＋Ｒｐ３）＞Ｒｐ３／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１１＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５３】
同様に可変容量素子Ｃ４について考えると、
Ｒｐ４／（ＲＩ＋Ｒ１２＋Ｒ２２＋ＲＯ＋Ｒｐ４）＞Ｒｐ４／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１２＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５４】
同様に可変容量素子Ｃ５について考えると、
Ｒｐ５／（ＲＩ＋Ｒ１２＋Ｒ２１＋ＲＯ＋Ｒｐ５）＞Ｒｐ５／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１２＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５５】
同様に可変容量素子Ｃ６について考えると、
Ｒｐ６／（ＲＩ＋Ｒ１３＋Ｒ２１＋ＲＯ＋Ｒｐ６）＞Ｒｐ６／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１３＋Ｒ２１＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ７となるようにする。
【００５６】
同様に可変容量素子Ｃ７について考えると、
Ｒｐ７／（ＲＩ＋Ｒ１３＋Ｒｐ７）＞Ｒｐ７／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１３＋ＲＩ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６となるようにする。
【００５７】
ここで、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝Ｒ、Ｒｐ１＝Ｒｐ２＝Ｒｐ３＝Ｒｐ４＝Ｒｐ５＝Ｒｐ６＝Ｒｐ７＝Ｒｐとすると、Ｒ＜１．５Ｒｐとなる。仮にＲｐ＝１ＧΩとすると、Ｒ＜１．５ＧΩが得られる。各可変容量素子Ｃ１〜Ｃ７にかかるバイアス電圧が１／１０になる抵抗値を限界とすると、Ｒ＜１５０ＭΩとなる。
【００５８】
また、時定数の４倍が応答時間より小さいことを要求すると、Ｔ＞４×２×ＲＣより、Ｒ＜Ｔ／８Ｃとなり、応答時間を１０μｓ、容量を１ｐＦとするとＲ＜１０×１０−６／（８×１×１０−１２）＝１．２５ＭΩとなる。仮に、応答時間がｍｓ程度でよければ、上限は１２５ＭΩ程度となる。
【００５９】
また、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの下限値については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ７であるためには、ＲＩ＋Ｒ１１よりＣ１＋Ｃ２の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＩ＋Ｒ１２よりＣ１＋Ｃ２＋Ｃ３＋Ｃ４の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＩ＋Ｒ１３よりＣ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。また、ＲＯ＋Ｒ２１よりＣ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＯ＋Ｒ２２よりＣ４＋Ｃ５＋Ｃ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＯ＋Ｒ２３よりＣ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
【００６０】
即ち、ＲＩ＋Ｒ１１＞（Ｃ１＋Ｃ２）／（ω×Ｃ１×Ｃ２）
ＲＩ＋Ｒ１２＞（Ｃ２×Ｃ３×Ｃ４＋Ｃ１×Ｃ３×Ｃ４＋Ｃ１×Ｃ２×Ｃ４＋Ｃ１×Ｃ２×Ｃ３）／（ω×Ｃ１×Ｃ２×Ｃ３×Ｃ４）
ＲＩ＋Ｒ１３＞（Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ３×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ５）／（ω×Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６）
ＲＯ＋Ｒ２１＞（Ｃ６＋Ｃ７）／（ω×Ｃ６×Ｃ７）
ＲＯ＋Ｒ２２＞（Ｃ５×Ｃ６×Ｃ７＋Ｃ４×Ｃ６×Ｃ７＋Ｃ４×Ｃ５×Ｃ７＋Ｃ４×Ｃ５×Ｃ６）／（ω×Ｃ４×Ｃ５×Ｃ６×Ｃ７）
ＲＯ＋Ｒ２３＞（Ｃ３×Ｃ４×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ４×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６）／（ω×Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６×Ｃ７）
となる。ここで、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝Ｒ、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝Ｃ＝７ｐＦ、使用周波数を２ＧＨｚとすると、
Ｒ＞３／ωＣ＝２１０Ωが得られる。また、使用周波数の１／１０までコンデンサであるためには、Ｒ＞２．１ｋΩが必要となる。
【００６１】
以上より、第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３と共通入力端子側バイアスラインＢＩの抵抗成分ＲＩ、及び第１、第２、第３の出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３と共通出力端子側バイアスラインＢＯの抵抗成分ＲＯの値は、数ｋΩから１００ＭΩ程度の範囲であればよい。
【００６２】
さらに、本発明では、抵抗成分ＲＩ、ＲＯを有する共通入出力端子側バイアスラインＢＩ、ＢＯを設けている。これは、ＢＩ及びＢＯに抵抗成分が無い場合において、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３を全てｎ倍（図１ではｎ＝３）にした時とほぼ同等となる。
【００６３】
図３は、上記のことを説明する図である。ａの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝１ＭΩとした時の周波数による位相の変化を示すものである。ｂの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝１ＭΩ、ＲＩ＝ＲＯ＝０Ωとした時の周波数による位相の変化を示すものである。ｃの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝３ＭΩ、ＲＩ＝ＲＯ＝０Ωとした時の周波数による位相の変化を示すものである。尚、図３中の１．０Ｅ＋０３とは、１０３、即ち１ｋを示し、１．０Ｅ＋６とは、１０６、即ち１．０Ｍを示す。
【００６４】
図３から、周波数が１００ｋＨｚ以降において、ａの曲線とｃの曲線はほぼ一致している。さらに、ａの曲線では、１０ＭＨｚ以降では位相がほぼ−９０°であり、ｂの曲線では、１００ＭＨｚ以降で位相がほぼ−９０°である。即ち、抵抗成分ＲＩ、ＲＯを有する共通入出力端子側バイアスラインＢＩ、ＢＯを設けることにより、低周波領域での位相の増加を抑制して、Ｑの高い周波数領域を低周波側に拡大することができると共に、共通バイアスラインに抵抗成分が無い場合（ＲＩ＝ＲＯ＝０Ωの場合）において、バイアスラインの抵抗値をｎ倍にした場合と位相を同等にできるため、この回路を実際の素子とした場合、素子形状などによるバイアスラインの抵抗値への制約に対して効果的である。例えば図１では、同じアスペクト比の抵抗とした場合、その長さを１／３とでき、小型集積化に有利である。
【００６５】
次に、図４乃至図８を用いて、図１の回路に基づいく容量可変薄膜コンデンサ素子を説明する。図４は透視状態の平面図であり、図５は作製途中での平面図であり、図６は図４でのＡ−Ａ‘における断面図であり、図７は図４でのＢ−Ｂ’での断面図であり、図８は図４でのＣ−Ｃ‘での断面図である。
【００６６】
図４乃至図８において、１は支持基板であり、２は下部電極層であり、３１、３２、３３、３４、３５、３６は導体ラインであり、４は薄膜誘電体層であり、５は上部電極層であり、６１、６２、６３、６４、６５、６６、６７、６８は薄膜抵抗であり、７は絶縁層であり、８は引き出し電極層であり、９は保護層であり、１０は半田拡散防止層であり、１１１、１１２は半田端子部である。尚、この半田拡散防止層１０及び半田端子部とで、入力端子、出力端子を構成している。また図１、図３において、Ｃ１〜Ｃ７は、バイアスにより容量が変化する可変容量素子を示す。
【００６７】
支持基板１は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板１の上に下部電極層２、薄膜誘電体層４、上部電極層５を、順次支持基板の全面に成膜する。全層成膜終了後、上部電極層５、薄膜誘電体層４、下部電極層２を順次所定の形状にエッチングする。
【００６８】
下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Ｐｔ、Ｐｄなどである。さらに、下部電極層２のスパッタ終了後、薄膜誘電体層４のスパッタ温度である７００〜９００℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【００６９】
下部電極層２の厚みは、出力端子（半田端子１１２、半田拡散防止層１０）から第７の可変容量素子Ｃ７までの抵抗成分や、第１の可変容量素子Ｃ１から第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３から第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５から第６の可変容量素子Ｃ６までの抵抗成分、下部電極層２の連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。０．１μｍよりも薄くなると、電極自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、支持基板１との密着性が低下したり、支持基板１のそりを生じる恐れがある。
【００７０】
薄膜誘電体層４は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば８００℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【００７１】
上部電極層５の材料としては、電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上の為に、Ｐｔなどを密着層として用いることが望ましい。この上部電極層５の厚みは０．１μｍ〜１０μｍとなっている。厚みの下限については、下部電極層２と同様に、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【００７２】
第１の入力端子側バイアスラインは、導体ライン３２、３４、薄膜抵抗６３とから構成されており、第１の可変容量素子Ｃ１の入力端部である入力端子（半田端子１１１、半田拡散防止層１０）から第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点、即ち、第２の可変容量素子Ｃ２の上部電極層５と第３の可変容量素子Ｃ３の上部電極層５とを接続する引き出し電極層８との間に設けられている。同様に、第２入力端子側バイアスラインは、導体ライン３２、３５、薄膜抵抗６４とから構成され、前記入力端子から第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点との間に設けられており、第３入力端子側バイアスラインは、導体ライン３２、３６、薄膜抵抗６５とから構成され、前記入力端子から第６の可変容量素子Ｃ６と第７の可変容量素子Ｃ７との接続点との間に設けられている。そして、これら第１、第２、第３の入力端子側バイアスラインと前記入力端子との間には、共用する共通入力端子側バイアスラインが設けられている。共通入力端子側バイアスラインは導体ライン３２、３３、薄膜抵抗６１とから構成されており、この共通入力端子側バイアスラインを介して第１、第２、第３の入力端子側バイアスラインは、前記入力端子に対して並列に接続されている。
【００７３】
従って、図１と対応させると、個別入力端子側バイアスラインである第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３は、導体ライン３２の一部と、導体ライン３４、３５、３６と、その間に配置された薄膜抵抗６３、６４、６５で夫々構成され、共通入力端子側バイアスラインＢＩは、導体ライン３３と、導体ライン３２の一部と、その間に配置された薄膜抵抗６１とで構成されることになる。
【００７４】
即ち、入力端部Ｉからから第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点までは、抵抗成分（薄膜抵抗６１）を有する共通入力端子側バイアスラインＢＩ及び抵抗成分（薄膜抵抗６３）を有する個別入力端子側バイアスラインＢ１１を介して接続されている。同様に、入力端部Ｉからから第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点までは、抵抗成分（薄膜抵抗６１）を有する共通入力端子側バイアスラインＢＩ及び抵抗成分（薄膜抵抗６４）を有する個別入力端子側バイアスラインＢ１２を介して接続されている。以下同様である。
【００７５】
第１の出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６６とから構成されており、第５の可変容量素子Ｃ５と第６の可変容量素子Ｃ６との接続点、即ち、第５の可変容量素子Ｃ５及び第６の可変容量素子Ｃ６の共通的な下部電極層２と、第７の可変容量素子Ｃ７の出力端部である出力端子（半田端子１１２、半田拡散防止層１０）との間に設けられている。同様に、第２出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６７とから構成され、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４との接続点と、前記出力端子との間にもうけられており、第３出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６８とから構成され、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２との接続点と、前記出力端子との間に設けられている。そして、これら第１、第２、第３の出力端子側バイアスラインと前記入力端子との間には、共用する共通出力端子側バイアスラインが設けられている。共通出力端子側バイアスラインは導体ライン３１、薄膜抵抗６２とから構成されており、この共通出力端子側バイアスラインを介して第１、第２、第３の出力端子側バイアスラインは、前記出力端子に対して並列に接続されている。
【００７６】
出力側のバイアスラインも、入力側のバイアスラインと同様、容量素子は、抵抗成分（薄膜抵抗６６、６７、６８）を有する個別出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３と、共通出力端子側バイアスラインＢＯを介して出力端子に接続される。
【００７７】
この導体ライン３１、３２、３３、３４、３５、３６は、上述の下部電極層２、薄膜誘電体層４、上部電極層５を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。さらには、下部電極層２のパターニングの際に導体ラインを有する形状にパターニングを行うことによっても形成できる。
【００７８】
この導体ラインの材料としては、バイアスラインの抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗６１乃至６８の抵抗が十分に高いので、Ｐｔなど、下部電極層２と同一の材料、同一工程で形成してもよい。
【００７９】
次に、バイアスラインを構成する薄膜抵抗６１乃至６８の材料は、タンタルを含有し、且つその比抵抗は１ｍΩｃｍ以上である。具体的な材料として、窒化タンタルやＴａＳｉＮ、Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合、Ｔａをターゲットして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。このスパッタの条件を適宜選択することにより、膜厚４０ｎｍ以上で、比抵抗１ｍΩｃｍ以上の膜を作製することができる。さらに、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスにより、簡便にパターニングすることができる。
【００８０】
また、本発明の容量可変薄膜コンデンサを周波数２ＧＨｚで使用し、各可変容量素子Ｃ１〜Ｃ７の容量を７ｐＦとした場合、この周波数の１／１０までＣ１〜Ｃ７が直列であるために必要なバイアスラインの抵抗値は、約２．１ｋΩ以上であればよい。本発明における薄膜抵抗の比抵抗率は１ｍΩｃｍ以上であるため、例えばバイアスラインの抵抗値として１０ｋΩを得る場合、薄膜抵抗のアスペクト比（長さ／幅）は、膜厚を５０ｎｍとした時、５０以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗となる。
【００８１】
これら薄膜抵抗６１乃至６８を含むバイアスラインは、支持基板１上に直接形成されている。これにより、素子上に形成する際に必要となる、下部電極層２、上部電極層４、引き出し電極層８との絶縁を確保するための絶縁層が不要となり、素子を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、素子を作成することができる。
【００８２】
次に、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層は、バイアスラインを被覆しており、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。絶縁層７の材料は耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類よりなるものとする。これらは、被覆性を考慮して、化学気相堆積法（ＣＶＤ）などにより、成膜することが望ましい。
【００８３】
絶縁層７は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。そして、絶縁層７には、薄膜抵抗６３乃至６５と引き出し電極層８との結合を確保するための導体ライン３４〜３６の一部を露出させるための貫通孔を設けている。その他では、上部電極層および半田端子部のみを露出させることが、耐湿性向上の観点から好ましい。
【００８４】
次に、引き出し電極層８は、第１の可変容量素子Ｃ１の上部電極層５と一方の端子形成部１１１、または上部電極層５同士を連結させて、第１の可変容量素子Ｃ１を端子形成部１１１に接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５、第６の可変容量素子Ｃ６と第７の可変容量素子Ｃ７、各々を直列接続するものである。さらには、Ｃ２とＣ３、Ｃ４とＣ５、Ｃ６とＣ７の各々にまたがる引き出し電極層８は、絶縁層７の貫通孔によってそれぞれ導体ライン３４、３５、３６と結合している。また、材料としては、Ａｕ、Ｃｕなどの低抵抗な金属を用いることが望ましい。また、引き出し電極層８は、絶縁層７との密着性を考慮して、Ｔｉ、Ｎｉ、などの密着層を使用してもよい。
【００８５】
次に、保護層９を形成する。保護層９は、素子を外部から機械的に保護するほか、薬品等による汚染から保護する。形成時には、端子形成部１１１、１１２を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂などを用いる。
【００８６】
半田拡散防止層１０は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Ｎｉが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ、Ｃｕなどを０．１μｍ程度形成する場合もある。
【００８７】
最後に、半田端子部１１１、１１２を形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【００８８】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ７が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ７は、主として薄膜抵抗６１〜６８で設定される抵抗値を有するバイアスラインで接続されることにより、直流的には、並列接続されている。
【００８９】
また、バイアスラインもしくはその一部に窒化タンタルを含有し、且つ比抵抗が１ｍΩｃｍ以上薄膜抵抗を用いることにより、薄膜抵抗のアスペクト比を低減して素子の小型化を実現している。さらには、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【００９０】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００９１】
【実施例１】
容量７ｐFの可変容量素子Ｃ１〜Ｃ７を直列接続し、１ＭΩの抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯをバイアスラインに備えた容量可変コンデンサ回路のインピーダンス特性を図９に、位相特性を図１０に示した。尚、図中の１．０Ｅ＋０３とは、１０３、即ち１ｋを示し、１．０Ｅ＋６とは、１０６、即ち１．０Ｍを示す。
【００９２】
その結果、約７．８GHｚに可変容量素子の自己共振が、１００ｋHz付近にバイアスラインによる変曲点が見られ、この間では７素子の容量７ｐFの可変容量素子Ｃ１〜Ｃ７を直列接続した時の合成容量１ｐＦとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ７の容量７ｐＦのコンデンサを並列接続した合成容量４９ｐＦとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては、７素子の可変容量素子Ｃ１〜Ｃ７は直列になっているため可変容量素子１素子当たりにかかる高周波電圧は１／７になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては、７素子の可変容量素子Ｃ１〜Ｃ７は並列になっており、容量変化を大きく保つことが出来ることがわかる。一方図１０より、変曲点より高周波側においても、約１０ＭＨｚまでは位相が−９０°とはなっておらず、Ｃ１〜Ｃ７が直列接続した時の合成容量１ｐＦとなってはいるが、Ｑが低いことがわかる。従って、Ｑをも考慮した場合、１０ＭＨｚ〜３ＧＨｚの周波数領域において、高周波電圧による容量変化に起因する波形歪が小さく、なおかつＱの高い容量可変コンデンサ回路となる。
【００９３】
【実施例２】
支持基板としてサファイアＲ基板上に、下部電極層２としてＰｔを、基板温度５００℃でスパッタ法にて成膜した。薄膜誘電体層４として（Ｂａ０．５Ｓｒ０．５）ＴｉＯ３からなるターゲットを用い、基板温度は８００℃、成膜時間は１５分で、同一バッチで成膜した。成膜開始前に、Ｐｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層５としてＰｔを同一バッチで成膜した。次にレジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ＥＣＲ装置により上部電極層５をエッチングした。その後、同様に薄膜誘電体層４、下部電極層２をエッチングした。下部電極層２の形状は、導体ライン３１〜３６を含むものとした。次に、薄膜抵抗６１〜６８として、窒化タンタルをスパッタ法にて１００℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、ＲＩＥ装置を用いてエッチングを行い、レジスト層を除去した。薄膜抵抗のアスペクト比は全て２０とした。
【００９４】
次に、絶縁層７として、ＳｉＯ２膜を、ＴＥＯＳガスを原料とするＣＶＤ装置により成膜した。レジストを加工した後、ＲＩＥ装置により所定の形状にエッチングを行った。
【００９５】
次に、引出し電極層８として、Ｐｔ及びＡｕをスパッタにて成膜し、所定の形状に加工した。
【００９６】
最後に保護層９、半田拡散防止層１０、半田端子１１１、１１２を順次形成した。保護層９には、ポリイミド樹脂を、半田拡散防止層１０にはＮｉを用いた。
【００９７】
薄膜抵抗の膜厚は４６ｎｍであり、シート抵抗値を別途測定したところ、４５０ｋΩ／ｓｑであった。その結果、薄膜抵抗の比抵抗は２０７０ｍΩｃｍであり、抵抗値は９ＭΩとなり、１ｍΩｃｍ以上の比抵抗であることが確認された。
【００９８】
上記で得られた容量可変薄膜コンデンサ素子をインピーダンスアナライザにより測定した結果を図１１に示す。共通入出力端子側バイアスラインの有する薄膜抵抗の抵抗値が非常に高いため、測定周波数領域においてバイアスラインの影響は見られず、７素子が並列に接続されていることが確認できた。
【００９９】
容量の周波数依存性を図１２に示す。容量はほぼ１ｐＦで一定であり、このことからも、７素子が並列に接続されていることが確認できる。容量変化率は、ＤＣ３Ｖ印加時で約２５％であった。
【０１００】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第１乃至第ｉの入力端子側バイアスライン、及び第１乃至第ｉの出力端子側バイアスラインを配置し、且つ第１乃至第ｉの入力端子側バイアスラインを、共用する共通入力端子側バイアスラインを介して入力端子と並列に配置し、且つ第１乃至第ｉの出力端子側バイアスラインを、共用する出力端子側バイアスラインを介して出力端子と並列に配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。（但しＮ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路となる。
【０１０１】
さらに共通バイアスラインにより、低周波領域での位相の増加を抑制するとともに、回路の高周波特性が、抵抗成分あるいは／およびインダクタンス成分の大きさを、入出力端子側バイアスラインのみの回路においてｎ倍とした時とほぼ同等になるため、この回路を実際の素子とした場合、各入出力端子側バイアスラインの有する抵抗成分あるいは／およびインダクタンス成分の大きさを、素子形状などの制約のため大きくできない場合でも、それを補うことができるため、Ｑの高い周波数領域を低周波側に拡大することができる。
【０１０２】
また、前記バイアスラインもしくはその一部にタンタルを含有し且つ比抵抗が１ｍΩｃｍ以上である薄膜抵抗を用い、且つ支持基板上に直接形成することにより、容量可変薄膜コンデンサ素子の形状を大きくすることなく、素子を構成する層の数を低減し、特性、信頼性を向上させることが可能となる。
【０１０３】
また、前記容量可変薄膜コンデンサ素子を用いることにより、直流バイアス電圧の印加により周波数特性を大きく変化できるが、高周波信号による周波数特性の変化、ノイズ、非線形歪は小さく抑えることができ、波形歪、相互変調歪ノイズを小さく抑えることができ、さらに耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【０１０４】
尚、上述の実施例では、バイアスラインには、抵抗成分で説明している。しかし、高周波動作する回路においては、インダクタンス成分も抵抗成分と見なすことができるため、バイアスラインに接続した薄膜抵抗に変えて所定インダクタンス成分を有するインダクタンス素子に置き換えても構わない。
【図面の簡単な説明】
【図１】本発明の容量可変コンデンサ回路の回路図である。
【図２】本発明の容量可変コンデンサ回路を抵抗成分に置き換えた回路図である。
【図３】本発明の容量可変コンデンサ回路、及び図２に示す回路においてＲＩ＝ＲＯ＝０とした回路の位相特性図である。
【図４】本発明の容量可変薄膜コンデンサ素子の平面図である。
【図５】本発明での容量可変薄膜コンデンサ素子の作製途中段階での平面図である。
【図６】図１のＡ−Ａ‘線の断面図である。
【図７】図１のＢ−Ｂ‘線の断面図である。
【図８】図１のＣ−Ｃ‘線の断面図である。
【図９】本発明の容量可変コンデンサ回路のインピーダンス特性図である。
【図１０】本発明の容量可変コンデンサ回路の位相特性図である。
【図１１】本発明の容量可変薄膜コンデンサ素子のインピーダンスならびに位相特性図である。
【図１２】本発明の容量可変薄膜コンデンサ素子の容量特性図である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３１、３２、３３、３４、３５、３６・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
６１、６２、６３、６４、６５、６６、６７、６８・・・薄膜抵抗
７・・・絶縁体層
８・・・引出し電極層
９・・・保護層
１０・・・半田拡散防止層
１１１、１１２・・・半田端子部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７・・・可変容量素子
Ｂ１１、Ｂ１２、Ｂ１３・・・第１、第２、第３の入力端子側バイアスライン
Ｂ２１、Ｂ２２、Ｂ２３・・・第１、第２、第３の出力端子側バイアスライン
ＢＩ、ＢＯ・・・入力端子側、共通出力端子側バイアスライン
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯ・・・抵抗成分
Ａ１１、Ａ１２、Ａ１３、Ａ２１、Ａ２２、Ａ２３・・・接続点
ＡＩ、ＡＯ・・・入力端子側、出力端子側端部
Ｒｐ１、Ｒｐ２、Ｒｐ３、Ｒｐ４、Ｒｐ５、Ｒｐ６、Ｒｐ７・・・可変容量素子を抵抗成分に置き換えた抵抗
Ｉ、Ｏ・・・入力、出力端子
【発明の属する技術分野】
本発明は、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路に関するものである。また、本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来の技術】
従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を変化させる容量可変薄膜コンデンサも同様な構造である。直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1（特開平１１−２６０６６７号）に開示されている。
【０００３】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。この様な高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【０００４】
【特許文献１】
特開平１１−２６０６６７号公報
【０００５】
【特許文献２】
特表平８−５０９１０３号公報
【０００６】
【発明が解決しようとする課題】
上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と、高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は、高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。この様な容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため、波形歪、相互変調歪ノイズが生じるようになる。波形歪、相互変調歪ノイズを小さくするためには、高周波電界強度を下げ、高周波電圧による容量変化を小さくする必要があり、その為には、誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため、容量変化率も下がってしまう問題がある。
【０００７】
また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し、破壊してしまう。この様な耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように単純に誘電体層の厚みを厚くすると、直流電界強度も小さくなるため、直流バイアスによる容量変化率も下がってしまう問題がある。
【０００８】
また、また、薄膜コンデンサを作製する際には、通常、下部電極、薄膜誘電体層、上部電極のほかに、保護層や、半田拡散防止層など、他の機能を担う層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題のほか、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。
【０００９】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、高周波信号による容量変化が小さく、且つ直流バイアスによる容量変化は大きく、バイアスラインのような新たな構成要素が付加されても素子の大きさを維持するとともに、順次被着される薄膜の層の数を少なくして素子の小型集積化に有効であり、さらには使用可能な周波数範囲を拡大させ、なおかつ特性不良や信頼性の低下を抑制する容量可変薄膜コンデンサ素子を提供することにある。
【００１０】
本発明のさらに別の目的は、上述の容量可変薄膜コンデンサを用いて相互変調歪が小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子及び電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子を順次直列接続するとともに前記第１の可変容量素子を入力端子に接続し、前記第Ｎの可変容量素子を出力端子に接続して成り、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通入力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別入力端子側バイアスラインを設けるとともに、前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通出力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別出力端子側バイアスラインを設け、前記入力端子が、高周波信号の信号入力端子と直流バイアスの供給端子とされていることを特徴とする容量可変コンデンサ回路（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数）である。
【００１２】
また、前記第１乃至第Ｎの可変容量素子は、複数の容量発生領域が合成されて成る。
【００１３】
また本発明は、支持基板と、前記支持基板上に形成された下部電極層、前記下部電極層上に形成された薄膜誘電体層、および前記薄膜誘電体層上に形成された上部電極層からなり、順次直列接続された第１乃至第Ｎの可変容量素子と、前記第１の可変容量素子に接続された入力端子と、前記第Ｎの可変容量素子に接続された出力端子と、前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点に一端が接続される個別入力端子側バイアスラインと、前記第１の可変容量素子の入力端子側端子部と前記個別入力端子側バイアスラインとの間に設けられる共通入力端子側バイアスラインと、前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点に一端が接続される個別出力端子側バイアスラインと、前記第Ｎの可変容量素子の出力端子側端子部と前記個別出力端子側バイアスラインとの間に設けられる共通出力端子側バイアスラインと、を備え、前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続は、前記第２ｉの可変容量素子の上部電極層と第２ｉ＋１の可変容量素子の上部電極層とを接続する引出し電極層を介して行われ、前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点における前記個別入力端子側バイアスラインとの接続は、前記引出し電極層と前記個別入力端子側バイアスラインを構成する前記導体ラインとを接続することにより行われ、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続は、前記第２ｉ−１の可変容量素子の下部電極層と第２ｉの可変容量素子の下部電極層とを共通化することにより行われ、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点における前記個別出力端子側バイアスラインとの接続は、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子とで共通化された下部電極層と前記個別出力端子側バイアスラインを構成する導体ラインとを接続することにより行われ、前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサ素子（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数）である。
【００１４】
また前記個別入出力端子側バイアスライン、及び前記共通入出力端子側バイアスラインが、支持基板上に直接形成されている。
【００１５】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、その少なくとも一部にタンタルを含有し、且つ比抵抗が１ｍΩｃｍ以上の薄膜抵抗を有する。
【００１６】
また、前記薄膜抵抗は、膜厚が４０ｎｍ以上である。
【００１７】
また、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、導体ラインと薄膜抵抗とから成る。
【００１８】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなる。
【００１９】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ、Ｆｅ等の強磁性体薄膜から成る。
【００２０】
また、前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部が酸化物導電体、窒化物導電体または半導体から成る。
【００２１】
また、前記薄膜誘電体層が、（Ｂａ ｘ ，Ｓｒ １−ｘ ） ｙ Ｔｉ １−ｙ Ｏ ３−ｚ から成る。
【００２２】
また、前記薄膜誘電体層が、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る。また、支持基板には、入力端子と出力端子が形成されている。また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。
【００２３】
また、これら容量可変薄膜コンデンサ素子が、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。
【００２４】
【作用】
本発明の容量可変コンデンサ回路は、電圧を印加することにより容量が変化する容量可変コンデンサ回路において、前記容量可変コンデンサ回路が、直列に接続された第１乃至第Ｎの容量可変素子と、容量調整に用いる直流バイアス印加用の入力端子側バイアスライン及び出力端子側バイアスラインから成ることを特徴とする容量可変コンデンサ回路である。前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に、各可変容量素子に対して共用される共通入力端子側バイアスラインと、各可変容量素子に対して形成された個別入力端子側バイアスラインを設けられている。また、前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に、各可変容量素子に対して共用される共通出力端子側バイアスラインと、各可変容量素子に対して形成された個別出力端子側バイアスラインを設けている。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）。従って、直列に接続する可変容量素子に印加される高周波電圧がそれぞれの可変容量素子に分圧されるので、個々の可変容量素子に印加される高周波電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。また、個別入力端子側バイアスライン及び個別出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。
【００２５】
さらに、個別入出力端子側バイアスラインは、共用する共通入出力端子側バイアスラインを介して入出力端子と接続されている。これにより、低周波領域での位相の増加を抑制することができるため、Ｑの高い周波数領域を低周波側に拡大することができる。さらには、共通バイアスラインを設けることにより、この回路の高周波特性は、抵抗成分あるいは／およびインダクタンス成分の大きさを、入出力端子側バイアスラインのみの回路においてｎ倍とした時とほぼ同等になるため、この回路を実際の素子とした場合、各入出力端子側バイアスラインの有する抵抗成分あるいは／およびインダクタンス成分の大きさを、素子形状などの制約のため大きくできない場合でも、それを補うことができ、結果的にＱの高い周波数領域を拡大することができる。
【００２６】
また、バイアスラインが少なくとも抵抗あるいは／およびインダクタンス成分を有することを特徴とする容量可変コンデンサ回路であることにより、バイアスラインに高周波信号が入り込むことはなく、また、直流電流は可変容量素子を流れないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができる。
【００２７】
また、容量可変コンデンサ回路を構成する各可変容量素子同士の接続ラインが、個別入力端子側バイアスライン及び個別出力端子側バイアスラインにより交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できるため、個々の可変容量素子の容量変化率を最大限に利用することができる。
【００２８】
また、高周波信号の入力端子と直流バイアスの供給端子を共通化しているので、回路としての取り扱いが容易になる。また、従来の容量可変コンデンサを、容量可変コンデンサが利用される回路に変更を加えることなく、本発明の容量可変コンデンサ回路に基づく容量可変薄膜コンデンサ素子と単純に置き換えることができる。
【００２９】
本発明の容量可変薄膜コンデンサ素子は、電圧を印加することにより容量が変化する容量可変薄膜コンデンサ素子において、前記容量可変薄膜コンデンサ素子が複数個の容量可変薄膜コンデンサを有している。これは、上述の容量可変コンデンサ回路を現実の素子にしたものである。
【００３０】
また前記個別入出力端子側バイアスライン及び前記共通入出力端子側バイアスラインを支持基板上に直接設けることにより、直列接続された容量可変素子上に設けられる際に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができる。
【００３１】
また、前記個別入出力端子側バイアスライン及び前記共通入出力端子側バイアスラインもしくはその一部に、タンタルを含有し且つ比抵抗が１ｍΩｃｍ以上である薄膜抵抗を用いている。タンタルを含有することにより、窒化タンタルやＴａＳｉＮ、Ｔａ−Ｓｉ−Ｏなどの高抵抗の薄膜抵抗を簡便に得ることができる。さらに、抵抗値が経時的に安定したバイアスラインとなるとともに、バイアスラインが高抵抗となるため、アスペクト比（バイアスラインの長さ／幅）を小さくすることが可能となる。従って、新たにバイアスラインを設けても素子の大きさを維持できるため、素子の小型化、高集積化に有効である。
【００３２】
さらには、バイアスラインが高抵抗となることにより、上述のバイアスラインへの高周波信号の入り込みをより効果的に抑制することができる。そして、前記薄膜抵抗の膜厚を４０ｎｍ以上とすることにより、高抵抗の薄膜抵抗を再現性良く作製することができる。
【００３３】
また前記個別入出力側バイアスライン及び前記共通入出力端子側バイアスラインは、導体ラインと薄膜抵抗とから成っている。薄膜抵抗の抵抗値は、導体の抵抗値に対して非常に高くできるため、バイアスラインの抵抗は薄膜抵抗の抵抗値とほぼ等しくなり、薄膜抵抗の抵抗値は、その膜厚、ならびにアスペクト比を全てのバイアスラインにおいて同一にすることにより等しくすることができる。従って、全てのバイアスラインの抵抗値を等しくすることができ、容量可変薄膜コンデンサ素子のインピーダンスなどの電気的特性を均一にすることができる。
【００３４】
また前記個別入出力端子側バイアスライン、及び前記共通入出力端子側バイアスラインは、少なくともその一部がＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜から成っている。高抵抗の合金薄膜を用いることで、比較的短い抵抗線でも高抵抗が達成できる。
【００３５】
また、前記個別入出力端子側バイアスライン及び共通入出力端子側バイアスラインは、少なくともその一部がＡｕ、Ｐｔなどの貴金属薄膜となっている。金属薄膜を極めて薄い膜にした場合、完全な膜には成らず、微小な島状の金属塊からなる膜になり、膜厚の減少に伴って抵抗値が急激に増加することが知られている。この性質により、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れたバイアスラインを得ることができる。
【００３６】
また、前記個別入出力端子側バイアスライン及び共通入出力端子側バイアスラインは、少なくともその一部がＮｉ、Ｆｅ等の強磁性体薄膜から成っている。強磁性体では、透磁率μが大きいため、δ＝１／√（πｆμσ）（ただし、ｆは周波数、σは伝導率である。）で表わされる表皮深さが常磁性体よりも小さくなる傾向がある。従って、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため、高抵抗のバイアスラインを作製することができる。また、酸化物導電体、窒化物導電体または半導体のいずれかとすることにより、支持基板との密着性のよいバイアスラインを作製することができる。
【００３７】
また、本発明の容量可変薄膜コンデンサ素子において、各可変容量素子が支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。このことにより、各可変容量素子の容量を直流バイアスの印加により大きく変化させることができる。
【００３８】
また、前記薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚからなり、可変容量素子の容量変化率が大きく、損失が小さい容量可変コンデンサ素子を作製することができる。
【００３９】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されているため、素子構造が簡略化される。
【００４０】
また、本発明の容量可変薄膜コンデンサ素子は、少なくとも前記入出力端子側バイアスライン、及び共通入出力端子側バイアスラインを被覆し、且つ窒化ケイ素及び酸化ケイ素の少なくとも１種類より成る保護膜を有しており、これにより、バイアスラインが酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上すると共に、耐湿性も確保できる。
【００４１】
本発明は、高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路同士を結合する手段として前記容量可変薄膜コンデンサ素子を用いている。これにより、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサ素子を用いて共振器を作製することになり、波形歪、相互変調歪ノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ、電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサ素子を用いることにより、波形歪、相互変調歪ノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ、アンテナ共用器を作製することができる。
【００４２】
【発明の実施の形態】
以下、本発明にかかる容量可変コンデンサ回路、及び容量可変薄膜コンデンサ素子及び高周波部品を図面に基づいて説明する。
【００４３】
図１は、本発明のＮ＝７（ｎ＝３）の場合の容量可変コンデンサ回路を示すものである。図１は、７個の可変容量素子Ｃ１〜Ｃ７（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５、第６の可変容量素子Ｃ６、第７の可変容量素子Ｃ７）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３を示す。）を有する個別入力端子側バイアスライン（以下、第１、第２、第３の入力端子側バイアスラインという）Ｂ１１、Ｂ１２、Ｂ１３、及び個別出力端子側バイアスライン（以下、第１、第２、第３の出力端子側バイアスラインという）Ｂ２１、Ｂ２２、Ｂ２３、さらに抵抗成分又はインダクタンス成分（図では抵抗成分ＲＩ、ＲＯを示す。）を有する共通入力端子側バイアスラインＢＩ、共通出力端子側バイアスラインＢＯを有している。
【００４４】
図１では、高周波信号及び直流バイアスは共通端子であり、入力端子Ｉ、出力端子Ｏとなっている。
【００４５】
そして、第１の可変容量素子Ｃ１の入力側端子部ＡＩと、第２の可変容量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点Ａ１１、第４の可変容量素子Ｃ４−第５の可変容量素子Ｃ５の直列接続点Ａ１２、及び第６の可変容量素子Ｃ６−第７の可変容量素子Ｃ７の直列接続点Ａ１３との間に、抵抗成分ＲＩを有し、共用する共通入力端子側バイアスラインＢＩを介して、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＢ１１と、抵抗成分Ｒ１２を有する第２の入力端子側バイアスラインＢ１２と、抵抗成分Ｒ１３を有する第３の入力端子側バイアスラインＢ１３とを並列に設けている。
【００４６】
また、第７の可変容量素子Ｃ７の出力側端子部ＡＯと、第５の可変容量素子Ｃ５−第６の可変容量素子Ｃ６の直列接続点Ａ２１、第３の可変容量素子Ｃ３−第４の可変容量素子Ｃ４の直列接続点Ａ２２、及び第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の直列接続点Ａ２３との間に、抵抗成分ＲＯを有し、共用する共通入力端子側バイアスラインＢＯを介して、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＢ２１と、抵抗成分Ｒ２２を有する第２の出力端子側バイアスラインＢ２２と、抵抗成分Ｒ２３を有する第３の出力端子側バイアスラインＢ２３とを並列に設けている。
【００４７】
ここで、第１、第２、第３の入力端子側のバイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、及び第１、第２、第３の出力端子側のバイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３は、直列接続した容量素子の高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列接続した可変容量素子Ｃ１〜可変容量素子Ｃ７を通り、直流バイアスは各可変容量素子Ｃ１〜Ｃ７に別々に印加されることになる。第１、第２、第３の入力端子側のバイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、及び第１、第２、第３の出力端子側のバイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３が小さすぎると、高周波信号も第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３および出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３及びＲＩ、ＲＯが大きすぎると、容量可変素子に印加される直流バイアスが減少し、容量変化が小さくなる。また、時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間がかかるようになる。このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００４８】
図１に示す回路図において、入力端子Ｉから供給されたバイアス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点Ａ２３から第３の出力端子側バイアスラインＢ２３及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第１の入力端子側バイアスラインＢ１１を流れて接続点Ａ１１に供給され、接続点Ａ１１から第２の可変容量素子Ｃ２に供給され、接続点Ａ２３から第３の出力端子側バイアスラインＢ２３及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第１の入力端子側バイアスラインＢ１１を流れて接続点Ａ１１に供給され、接続点Ａ１１から第３の可変容量素子Ｃ３に供給され、接続点Ａ２２から第２の出力端子側バイアスラインＢ２２及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第２の入力端子側バイアスラインＢ１２を流れて接続点Ａ１２に供給され、接続点Ａ１２から第４の可変容量素子Ｃ４に供給され、接続点Ａ２２から第２の出力端子側バイアスラインＢ２２及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第２の入力端子側バイアスラインＢ１２を流れて接続点Ａ１２に供給され、接続点Ａ１２から第５の可変容量素子Ｃ５に供給され、接続点Ａ２１から第１の出力端子側バイアスラインＢ２１及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第３の入力端子側バイアスラインＢ１３を流れて接続点Ａ１３に供給され、接続点Ａ１３から第６の可変容量素子Ｃ６に供給され、接続点Ａ２１から第１の出力端子側バイアスラインＢ２１及び共通出力端子側バイアスラインＢＯを介して出力端子Ｏに流れことになる。また、入力端子Ｉから供給されたバイアス電流は、共通入力端子側バイアスラインＢＩ、第３の入力端子側バイアスラインＢ１３を流れて接続点Ａ１３に供給され、接続点Ａ１３から第７の可変容量素子Ｃ７に供給され、そのまま出力端子Ｏに流れことになる。
【００４９】
ここで、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの設定においては、図２に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ７を絶縁抵抗Ｒｐ１〜Ｒｐ７に置き換え）で説明する。
【００５０】
抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの上限値は、直列接続したＣ１〜Ｃ７にかかる電圧がバイアスラインの無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図２の抵抗により分圧されるので、可変容量素子Ｃ１について考えると、
Ｒｐ１／（Ｒ２３＋ＲＯ＋Ｒｐ１）＞Ｒｐ１／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ２３＋ＲＯ＜Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５１】
同様に可変容量素子Ｃ２について考えると、
Ｒｐ２／（ＲＩ＋Ｒ１１＋Ｒ２３＋ＲＯ＋Ｒｐ２）＞Ｒｐ２／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１１＋Ｒ２３＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５２】
同様に可変容量素子Ｃ３について考えると、
Ｒｐ３／（ＲＩ＋Ｒ１１＋Ｒ２２＋ＲＯ＋Ｒｐ３）＞Ｒｐ３／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１１＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５３】
同様に可変容量素子Ｃ４について考えると、
Ｒｐ４／（ＲＩ＋Ｒ１２＋Ｒ２２＋ＲＯ＋Ｒｐ４）＞Ｒｐ４／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１２＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５４】
同様に可変容量素子Ｃ５について考えると、
Ｒｐ５／（ＲＩ＋Ｒ１２＋Ｒ２１＋ＲＯ＋Ｒｐ５）＞Ｒｐ５／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１２＋Ｒ２２＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ６＋Ｒｐ７となるようにする。
【００５５】
同様に可変容量素子Ｃ６について考えると、
Ｒｐ６／（ＲＩ＋Ｒ１３＋Ｒ２１＋ＲＯ＋Ｒｐ６）＞Ｒｐ６／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１３＋Ｒ２１＋ＲＩ＋ＲＯ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ７となるようにする。
【００５６】
同様に可変容量素子Ｃ７について考えると、
Ｒｐ７／（ＲＩ＋Ｒ１３＋Ｒｐ７）＞Ｒｐ７／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６＋Ｒｐ７）が必要となり、Ｒ１３＋ＲＩ＜Ｒｐ１＋Ｒｐ２＋Ｒｐ３＋Ｒｐ４＋Ｒｐ５＋Ｒｐ６となるようにする。
【００５７】
ここで、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝Ｒ、Ｒｐ１＝Ｒｐ２＝Ｒｐ３＝Ｒｐ４＝Ｒｐ５＝Ｒｐ６＝Ｒｐ７＝Ｒｐとすると、Ｒ＜１．５Ｒｐとなる。仮にＲｐ＝１ＧΩとすると、Ｒ＜１．５ＧΩが得られる。各可変容量素子Ｃ１〜Ｃ７にかかるバイアス電圧が１／１０になる抵抗値を限界とすると、Ｒ＜１５０ＭΩとなる。
【００５８】
また、時定数の４倍が応答時間より小さいことを要求すると、Ｔ＞４×２×ＲＣより、Ｒ＜Ｔ／８Ｃとなり、応答時間を１０μｓ、容量を１ｐＦとするとＲ＜１０×１０−６／（８×１×１０−１２）＝１．２５ＭΩとなる。仮に、応答時間がｍｓ程度でよければ、上限は１２５ＭΩ程度となる。
【００５９】
また、抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯの下限値については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ７であるためには、ＲＩ＋Ｒ１１よりＣ１＋Ｃ２の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＩ＋Ｒ１２よりＣ１＋Ｃ２＋Ｃ３＋Ｃ４の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＩ＋Ｒ１３よりＣ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。また、ＲＯ＋Ｒ２１よりＣ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＯ＋Ｒ２２よりＣ４＋Ｃ５＋Ｃ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さく、ＲＯ＋Ｒ２３よりＣ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
【００６０】
即ち、ＲＩ＋Ｒ１１＞（Ｃ１＋Ｃ２）／（ω×Ｃ１×Ｃ２）
ＲＩ＋Ｒ１２＞（Ｃ２×Ｃ３×Ｃ４＋Ｃ１×Ｃ３×Ｃ４＋Ｃ１×Ｃ２×Ｃ４＋Ｃ１×Ｃ２×Ｃ３）／（ω×Ｃ１×Ｃ２×Ｃ３×Ｃ４）
ＲＩ＋Ｒ１３＞（Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ３×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ４×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ５×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ６＋Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ５）／（ω×Ｃ１×Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６）
ＲＯ＋Ｒ２１＞（Ｃ６＋Ｃ７）／（ω×Ｃ６×Ｃ７）
ＲＯ＋Ｒ２２＞（Ｃ５×Ｃ６×Ｃ７＋Ｃ４×Ｃ６×Ｃ７＋Ｃ４×Ｃ５×Ｃ７＋Ｃ４×Ｃ５×Ｃ６）／（ω×Ｃ４×Ｃ５×Ｃ６×Ｃ７）
ＲＯ＋Ｒ２３＞（Ｃ３×Ｃ４×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ４×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ５×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ６×Ｃ７＋Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６）／（ω×Ｃ２×Ｃ３×Ｃ４×Ｃ５×Ｃ６×Ｃ７）
となる。ここで、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝Ｒ、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝Ｃ＝７ｐＦ、使用周波数を２ＧＨｚとすると、
Ｒ＞３／ωＣ＝２１０Ωが得られる。また、使用周波数の１／１０までコンデンサであるためには、Ｒ＞２．１ｋΩが必要となる。
【００６１】
以上より、第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３の抵抗成分Ｒ１１、Ｒ１２、Ｒ１３と共通入力端子側バイアスラインＢＩの抵抗成分ＲＩ、及び第１、第２、第３の出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３の抵抗成分Ｒ２１、Ｒ２２、Ｒ２３と共通出力端子側バイアスラインＢＯの抵抗成分ＲＯの値は、数ｋΩから１００ＭΩ程度の範囲であればよい。
【００６２】
さらに、本発明では、抵抗成分ＲＩ、ＲＯを有する共通入出力端子側バイアスラインＢＩ、ＢＯを設けている。これは、ＢＩ及びＢＯに抵抗成分が無い場合において、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３を全てｎ倍（図１ではｎ＝３）にした時とほぼ同等となる。
【００６３】
図３は、上記のことを説明する図である。ａの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝ＲＩ＝ＲＯ＝１ＭΩとした時の周波数による位相の変化を示すものである。ｂの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝１ＭΩ、ＲＩ＝ＲＯ＝０Ωとした時の周波数による位相の変化を示すものである。ｃの曲線は、図１の回路においてＣ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝７ｐＦ、Ｒ１１＝Ｒ１２＝Ｒ１３＝Ｒ２１＝Ｒ２２＝Ｒ２３＝３ＭΩ、ＲＩ＝ＲＯ＝０Ωとした時の周波数による位相の変化を示すものである。尚、図３中の１．０Ｅ＋０３とは、１０３、即ち１ｋを示し、１．０Ｅ＋６とは、１０６、即ち１．０Ｍを示す。
【００６４】
図３から、周波数が１００ｋＨｚ以降において、ａの曲線とｃの曲線はほぼ一致している。さらに、ａの曲線では、１０ＭＨｚ以降では位相がほぼ−９０°であり、ｂの曲線では、１００ＭＨｚ以降で位相がほぼ−９０°である。即ち、抵抗成分ＲＩ、ＲＯを有する共通入出力端子側バイアスラインＢＩ、ＢＯを設けることにより、低周波領域での位相の増加を抑制して、Ｑの高い周波数領域を低周波側に拡大することができると共に、共通バイアスラインに抵抗成分が無い場合（ＲＩ＝ＲＯ＝０Ωの場合）において、バイアスラインの抵抗値をｎ倍にした場合と位相を同等にできるため、この回路を実際の素子とした場合、素子形状などによるバイアスラインの抵抗値への制約に対して効果的である。例えば図１では、同じアスペクト比の抵抗とした場合、その長さを１／３とでき、小型集積化に有利である。
【００６５】
次に、図４乃至図８を用いて、図１の回路に基づいく容量可変薄膜コンデンサ素子を説明する。図４は透視状態の平面図であり、図５は作製途中での平面図であり、図６は図４でのＡ−Ａ‘における断面図であり、図７は図４でのＢ−Ｂ’での断面図であり、図８は図４でのＣ−Ｃ‘での断面図である。
【００６６】
図４乃至図８において、１は支持基板であり、２は下部電極層であり、３１、３２、３３、３４、３５、３６は導体ラインであり、４は薄膜誘電体層であり、５は上部電極層であり、６１、６２、６３、６４、６５、６６、６７、６８は薄膜抵抗であり、７は絶縁層であり、８は引き出し電極層であり、９は保護層であり、１０は半田拡散防止層であり、１１１、１１２は半田端子部である。尚、この半田拡散防止層１０及び半田端子部とで、入力端子、出力端子を構成している。また図１、図３において、Ｃ１〜Ｃ７は、バイアスにより容量が変化する可変容量素子を示す。
【００６７】
支持基板１は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板１の上に下部電極層２、薄膜誘電体層４、上部電極層５を、順次支持基板の全面に成膜する。全層成膜終了後、上部電極層５、薄膜誘電体層４、下部電極層２を順次所定の形状にエッチングする。
【００６８】
下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Ｐｔ、Ｐｄなどである。さらに、下部電極層２のスパッタ終了後、薄膜誘電体層４のスパッタ温度である７００〜９００℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【００６９】
下部電極層２の厚みは、出力端子（半田端子１１２、半田拡散防止層１０）から第７の可変容量素子Ｃ７までの抵抗成分や、第１の可変容量素子Ｃ１から第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３から第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５から第６の可変容量素子Ｃ６までの抵抗成分、下部電極層２の連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。０．１μｍよりも薄くなると、電極自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、支持基板１との密着性が低下したり、支持基板１のそりを生じる恐れがある。
【００７０】
薄膜誘電体層４は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば８００℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【００７１】
上部電極層５の材料としては、電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上の為に、Ｐｔなどを密着層として用いることが望ましい。この上部電極層５の厚みは０．１μｍ〜１０μｍとなっている。厚みの下限については、下部電極層２と同様に、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【００７２】
第１の入力端子側バイアスラインは、導体ライン３２、３４、薄膜抵抗６３とから構成されており、第１の可変容量素子Ｃ１の入力端部である入力端子（半田端子１１１、半田拡散防止層１０）から第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点、即ち、第２の可変容量素子Ｃ２の上部電極層５と第３の可変容量素子Ｃ３の上部電極層５とを接続する引き出し電極層８との間に設けられている。同様に、第２入力端子側バイアスラインは、導体ライン３２、３５、薄膜抵抗６４とから構成され、前記入力端子から第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点との間に設けられており、第３入力端子側バイアスラインは、導体ライン３２、３６、薄膜抵抗６５とから構成され、前記入力端子から第６の可変容量素子Ｃ６と第７の可変容量素子Ｃ７との接続点との間に設けられている。そして、これら第１、第２、第３の入力端子側バイアスラインと前記入力端子との間には、共用する共通入力端子側バイアスラインが設けられている。共通入力端子側バイアスラインは導体ライン３２、３３、薄膜抵抗６１とから構成されており、この共通入力端子側バイアスラインを介して第１、第２、第３の入力端子側バイアスラインは、前記入力端子に対して並列に接続されている。
【００７３】
従って、図１と対応させると、個別入力端子側バイアスラインである第１、第２、第３の入力端子側バイアスラインＢ１１、Ｂ１２、Ｂ１３は、導体ライン３２の一部と、導体ライン３４、３５、３６と、その間に配置された薄膜抵抗６３、６４、６５で夫々構成され、共通入力端子側バイアスラインＢＩは、導体ライン３３と、導体ライン３２の一部と、その間に配置された薄膜抵抗６１とで構成されることになる。
【００７４】
即ち、入力端部Ｉからから第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点までは、抵抗成分（薄膜抵抗６１）を有する共通入力端子側バイアスラインＢＩ及び抵抗成分（薄膜抵抗６３）を有する個別入力端子側バイアスラインＢ１１を介して接続されている。同様に、入力端部Ｉからから第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点までは、抵抗成分（薄膜抵抗６１）を有する共通入力端子側バイアスラインＢＩ及び抵抗成分（薄膜抵抗６４）を有する個別入力端子側バイアスラインＢ１２を介して接続されている。以下同様である。
【００７５】
第１の出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６６とから構成されており、第５の可変容量素子Ｃ５と第６の可変容量素子Ｃ６との接続点、即ち、第５の可変容量素子Ｃ５及び第６の可変容量素子Ｃ６の共通的な下部電極層２と、第７の可変容量素子Ｃ７の出力端部である出力端子（半田端子１１２、半田拡散防止層１０）との間に設けられている。同様に、第２出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６７とから構成され、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４との接続点と、前記出力端子との間にもうけられており、第３出力端子側バイアスラインは、導体ライン３１と薄膜抵抗６８とから構成され、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２との接続点と、前記出力端子との間に設けられている。そして、これら第１、第２、第３の出力端子側バイアスラインと前記入力端子との間には、共用する共通出力端子側バイアスラインが設けられている。共通出力端子側バイアスラインは導体ライン３１、薄膜抵抗６２とから構成されており、この共通出力端子側バイアスラインを介して第１、第２、第３の出力端子側バイアスラインは、前記出力端子に対して並列に接続されている。
【００７６】
出力側のバイアスラインも、入力側のバイアスラインと同様、容量素子は、抵抗成分（薄膜抵抗６６、６７、６８）を有する個別出力端子側バイアスラインＢ２１、Ｂ２２、Ｂ２３と、共通出力端子側バイアスラインＢＯを介して出力端子に接続される。
【００７７】
この導体ライン３１、３２、３３、３４、３５、３６は、上述の下部電極層２、薄膜誘電体層４、上部電極層５を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。さらには、下部電極層２のパターニングの際に導体ラインを有する形状にパターニングを行うことによっても形成できる。
【００７８】
この導体ラインの材料としては、バイアスラインの抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗６１乃至６８の抵抗が十分に高いので、Ｐｔなど、下部電極層２と同一の材料、同一工程で形成してもよい。
【００７９】
次に、バイアスラインを構成する薄膜抵抗６１乃至６８の材料は、タンタルを含有し、且つその比抵抗は１ｍΩｃｍ以上である。具体的な材料として、窒化タンタルやＴａＳｉＮ、Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合、Ｔａをターゲットして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。このスパッタの条件を適宜選択することにより、膜厚４０ｎｍ以上で、比抵抗１ｍΩｃｍ以上の膜を作製することができる。さらに、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスにより、簡便にパターニングすることができる。
【００８０】
また、本発明の容量可変薄膜コンデンサを周波数２ＧＨｚで使用し、各可変容量素子Ｃ１〜Ｃ７の容量を７ｐＦとした場合、この周波数の１／１０までＣ１〜Ｃ７が直列であるために必要なバイアスラインの抵抗値は、約２．１ｋΩ以上であればよい。本発明における薄膜抵抗の比抵抗率は１ｍΩｃｍ以上であるため、例えばバイアスラインの抵抗値として１０ｋΩを得る場合、薄膜抵抗のアスペクト比（長さ／幅）は、膜厚を５０ｎｍとした時、５０以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗となる。
【００８１】
これら薄膜抵抗６１乃至６８を含むバイアスラインは、支持基板１上に直接形成されている。これにより、素子上に形成する際に必要となる、下部電極層２、上部電極層４、引き出し電極層８との絶縁を確保するための絶縁層が不要となり、素子を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、素子を作成することができる。
【００８２】
次に、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層は、バイアスラインを被覆しており、薄膜抵抗が酸化されるのを防止できるため、バイアスラインの抵抗値を経時的に一定とすることができ、信頼性が向上する。絶縁層７の材料は耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類よりなるものとする。これらは、被覆性を考慮して、化学気相堆積法（ＣＶＤ）などにより、成膜することが望ましい。
【００８３】
絶縁層７は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。そして、絶縁層７には、薄膜抵抗６３乃至６５と引き出し電極層８との結合を確保するための導体ライン３４〜３６の一部を露出させるための貫通孔を設けている。その他では、上部電極層および半田端子部のみを露出させることが、耐湿性向上の観点から好ましい。
【００８４】
次に、引き出し電極層８は、第１の可変容量素子Ｃ１の上部電極層５と一方の端子形成部１１１、または上部電極層５同士を連結させて、第１の可変容量素子Ｃ１を端子形成部１１１に接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５、第６の可変容量素子Ｃ６と第７の可変容量素子Ｃ７、各々を直列接続するものである。さらには、Ｃ２とＣ３、Ｃ４とＣ５、Ｃ６とＣ７の各々にまたがる引き出し電極層８は、絶縁層７の貫通孔によってそれぞれ導体ライン３４、３５、３６と結合している。また、材料としては、Ａｕ、Ｃｕなどの低抵抗な金属を用いることが望ましい。また、引き出し電極層８は、絶縁層７との密着性を考慮して、Ｔｉ、Ｎｉ、などの密着層を使用してもよい。
【００８５】
次に、保護層９を形成する。保護層９は、素子を外部から機械的に保護するほか、薬品等による汚染から保護する。形成時には、端子形成部１１１、１１２を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂などを用いる。
【００８６】
半田拡散防止層１０は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Ｎｉが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ、Ｃｕなどを０．１μｍ程度形成する場合もある。
【００８７】
最後に、半田端子部１１１、１１２を形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【００８８】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ７が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ７は、主として薄膜抵抗６１〜６８で設定される抵抗値を有するバイアスラインで接続されることにより、直流的には、並列接続されている。
【００８９】
また、バイアスラインもしくはその一部に窒化タンタルを含有し、且つ比抵抗が１ｍΩｃｍ以上薄膜抵抗を用いることにより、薄膜抵抗のアスペクト比を低減して素子の小型化を実現している。さらには、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【００９０】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００９１】
【実施例１】
容量７ｐFの可変容量素子Ｃ１〜Ｃ７を直列接続し、１ＭΩの抵抗成分Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯをバイアスラインに備えた容量可変コンデンサ回路のインピーダンス特性を図９に、位相特性を図１０に示した。尚、図中の１．０Ｅ＋０３とは、１０３、即ち１ｋを示し、１．０Ｅ＋６とは、１０６、即ち１．０Ｍを示す。
【００９２】
その結果、約７．８GHｚに可変容量素子の自己共振が、１００ｋHz付近にバイアスラインによる変曲点が見られ、この間では７素子の容量７ｐFの可変容量素子Ｃ１〜Ｃ７を直列接続した時の合成容量１ｐＦとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ７の容量７ｐＦのコンデンサを並列接続した合成容量４９ｐＦとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては、７素子の可変容量素子Ｃ１〜Ｃ７は直列になっているため可変容量素子１素子当たりにかかる高周波電圧は１／７になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては、７素子の可変容量素子Ｃ１〜Ｃ７は並列になっており、容量変化を大きく保つことが出来ることがわかる。一方図１０より、変曲点より高周波側においても、約１０ＭＨｚまでは位相が−９０°とはなっておらず、Ｃ１〜Ｃ７が直列接続した時の合成容量１ｐＦとなってはいるが、Ｑが低いことがわかる。従って、Ｑをも考慮した場合、１０ＭＨｚ〜３ＧＨｚの周波数領域において、高周波電圧による容量変化に起因する波形歪が小さく、なおかつＱの高い容量可変コンデンサ回路となる。
【００９３】
【実施例２】
支持基板としてサファイアＲ基板上に、下部電極層２としてＰｔを、基板温度５００℃でスパッタ法にて成膜した。薄膜誘電体層４として（Ｂａ０．５Ｓｒ０．５）ＴｉＯ３からなるターゲットを用い、基板温度は８００℃、成膜時間は１５分で、同一バッチで成膜した。成膜開始前に、Ｐｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層５としてＰｔを同一バッチで成膜した。次にレジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ＥＣＲ装置により上部電極層５をエッチングした。その後、同様に薄膜誘電体層４、下部電極層２をエッチングした。下部電極層２の形状は、導体ライン３１〜３６を含むものとした。次に、薄膜抵抗６１〜６８として、窒化タンタルをスパッタ法にて１００℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、ＲＩＥ装置を用いてエッチングを行い、レジスト層を除去した。薄膜抵抗のアスペクト比は全て２０とした。
【００９４】
次に、絶縁層７として、ＳｉＯ２膜を、ＴＥＯＳガスを原料とするＣＶＤ装置により成膜した。レジストを加工した後、ＲＩＥ装置により所定の形状にエッチングを行った。
【００９５】
次に、引出し電極層８として、Ｐｔ及びＡｕをスパッタにて成膜し、所定の形状に加工した。
【００９６】
最後に保護層９、半田拡散防止層１０、半田端子１１１、１１２を順次形成した。保護層９には、ポリイミド樹脂を、半田拡散防止層１０にはＮｉを用いた。
【００９７】
薄膜抵抗の膜厚は４６ｎｍであり、シート抵抗値を別途測定したところ、４５０ｋΩ／ｓｑであった。その結果、薄膜抵抗の比抵抗は２０７０ｍΩｃｍであり、抵抗値は９ＭΩとなり、１ｍΩｃｍ以上の比抵抗であることが確認された。
【００９８】
上記で得られた容量可変薄膜コンデンサ素子をインピーダンスアナライザにより測定した結果を図１１に示す。共通入出力端子側バイアスラインの有する薄膜抵抗の抵抗値が非常に高いため、測定周波数領域においてバイアスラインの影響は見られず、７素子が並列に接続されていることが確認できた。
【００９９】
容量の周波数依存性を図１２に示す。容量はほぼ１ｐＦで一定であり、このことからも、７素子が並列に接続されていることが確認できる。容量変化率は、ＤＣ３Ｖ印加時で約２５％であった。
【０１００】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第１乃至第ｉの入力端子側バイアスライン、及び第１乃至第ｉの出力端子側バイアスラインを配置し、且つ第１乃至第ｉの入力端子側バイアスラインを、共用する共通入力端子側バイアスラインを介して入力端子と並列に配置し、且つ第１乃至第ｉの出力端子側バイアスラインを、共用する出力端子側バイアスラインを介して出力端子と並列に配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。（但しＮ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路となる。
【０１０１】
さらに共通バイアスラインにより、低周波領域での位相の増加を抑制するとともに、回路の高周波特性が、抵抗成分あるいは／およびインダクタンス成分の大きさを、入出力端子側バイアスラインのみの回路においてｎ倍とした時とほぼ同等になるため、この回路を実際の素子とした場合、各入出力端子側バイアスラインの有する抵抗成分あるいは／およびインダクタンス成分の大きさを、素子形状などの制約のため大きくできない場合でも、それを補うことができるため、Ｑの高い周波数領域を低周波側に拡大することができる。
【０１０２】
また、前記バイアスラインもしくはその一部にタンタルを含有し且つ比抵抗が１ｍΩｃｍ以上である薄膜抵抗を用い、且つ支持基板上に直接形成することにより、容量可変薄膜コンデンサ素子の形状を大きくすることなく、素子を構成する層の数を低減し、特性、信頼性を向上させることが可能となる。
【０１０３】
また、前記容量可変薄膜コンデンサ素子を用いることにより、直流バイアス電圧の印加により周波数特性を大きく変化できるが、高周波信号による周波数特性の変化、ノイズ、非線形歪は小さく抑えることができ、波形歪、相互変調歪ノイズを小さく抑えることができ、さらに耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【０１０４】
尚、上述の実施例では、バイアスラインには、抵抗成分で説明している。しかし、高周波動作する回路においては、インダクタンス成分も抵抗成分と見なすことができるため、バイアスラインに接続した薄膜抵抗に変えて所定インダクタンス成分を有するインダクタンス素子に置き換えても構わない。
【図面の簡単な説明】
【図１】本発明の容量可変コンデンサ回路の回路図である。
【図２】本発明の容量可変コンデンサ回路を抵抗成分に置き換えた回路図である。
【図３】本発明の容量可変コンデンサ回路、及び図２に示す回路においてＲＩ＝ＲＯ＝０とした回路の位相特性図である。
【図４】本発明の容量可変薄膜コンデンサ素子の平面図である。
【図５】本発明での容量可変薄膜コンデンサ素子の作製途中段階での平面図である。
【図６】図１のＡ−Ａ‘線の断面図である。
【図７】図１のＢ−Ｂ‘線の断面図である。
【図８】図１のＣ−Ｃ‘線の断面図である。
【図９】本発明の容量可変コンデンサ回路のインピーダンス特性図である。
【図１０】本発明の容量可変コンデンサ回路の位相特性図である。
【図１１】本発明の容量可変薄膜コンデンサ素子のインピーダンスならびに位相特性図である。
【図１２】本発明の容量可変薄膜コンデンサ素子の容量特性図である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３１、３２、３３、３４、３５、３６・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
６１、６２、６３、６４、６５、６６、６７、６８・・・薄膜抵抗
７・・・絶縁体層
８・・・引出し電極層
９・・・保護層
１０・・・半田拡散防止層
１１１、１１２・・・半田端子部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７・・・可変容量素子
Ｂ１１、Ｂ１２、Ｂ１３・・・第１、第２、第３の入力端子側バイアスライン
Ｂ２１、Ｂ２２、Ｂ２３・・・第１、第２、第３の出力端子側バイアスライン
ＢＩ、ＢＯ・・・入力端子側、共通出力端子側バイアスライン
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、ＲＩ、ＲＯ・・・抵抗成分
Ａ１１、Ａ１２、Ａ１３、Ａ２１、Ａ２２、Ａ２３・・・接続点
ＡＩ、ＡＯ・・・入力端子側、出力端子側端部
Ｒｐ１、Ｒｐ２、Ｒｐ３、Ｒｐ４、Ｒｐ５、Ｒｐ６、Ｒｐ７・・・可変容量素子を抵抗成分に置き換えた抵抗
Ｉ、Ｏ・・・入力、出力端子
Claims (13)
- 印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子を順次直列接続するとともに前記第１の可変容量素子を入力端子に接続し、前記第Ｎの可変容量素子を出力端子に接続して成り、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通入力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別入力端子側バイアスラインを設けるとともに、
前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に、抵抗成分及びまたはインダクタンス成分を含む共通出力端子側バイアスライン及び抵抗成分またはインダクタンス成分を含む個別出力端子側バイアスラインを設け、
前記入力端子が、高周波信号の信号入力端子と直流バイアスの供給端子とされていることを特徴とする容量可変コンデンサ回路。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数である） - 前記第１乃至第Ｎの可変容量素子は、複数の容量発生領域が合成されて成ることを特徴とする請求項１に記載の容量可変コンデンサ回路。
- 支持基板と、
前記支持基板上に形成された下部電極層、前記下部電極層上に形成された薄膜誘電体層、および前記薄膜誘電体層上に形成された上部電極層からなり、順次直列接続された第１乃至第Ｎの可変容量素子と、
前記第１の可変容量素子に接続された入力端子と、
前記第Ｎの可変容量素子に接続された出力端子と、
前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点に一端が接続される個別入力端子側バイアスラインと、
前記第１の可変容量素子の入力端子側端子部と前記個別入力端子側バイアスラインとの間に設けられる共通入力端子側バイアスラインと、
前記支持基板上に形成された導体ラインと薄膜抵抗とを含み、第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点に一端が接続される個別出力端子側バイアスラインと、
前記第Ｎの可変容量素子の出力端子側端子部と前記個別出力端子側バイアスラインとの間に設けられる共通出力端子側バイアスラインと、
を備え、
前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続は、前記第２ｉの可変容量素子の上部電極層と第２ｉ＋１の可変容量素子の上部電極層とを接続する引出し電極層を介して行われ、
前記第２ｉの可変容量素子と第２ｉ＋１の可変容量素子との接続点における前記個別入力端子側バイアスラインとの接続は、前記引出し電極層と前記個別入力端子側バイアスラインを構成する前記導体ラインとを接続することにより行われ、
前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続は、前記第２ｉ−１の可変容量素子の下部電極層と第２ｉの可変容量素子の下部電極層とを共通化することにより行われ、
前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子との接続点における前記個別出力端子側バイアスラインとの接続は、前記第２ｉ−１の可変容量素子と第２ｉの可変容量素子とで共通化された下部電極層と前記個別出力端子側バイアスラインを構成する導体ラインとを接続することにより行われ、
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサ素子。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ、ｉ及びｎは夫々整数である） - 前記個別入出力端子側バイアスライン、及び前記共通入出力端子側バイアスラインが、支持基板上に直接形成されていることを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、その少なくとも一部にタンタルを含有し、且つ比抵抗が１ｍΩｃｍ以上の薄膜抵抗を有することを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 前記薄膜抵抗は、膜厚が４０ｎｍ以上であることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、導体ラインと薄膜抵抗とから成ることを特徴とする請求項３乃至６のいずれかに記載の容量可変薄膜コンデンサ素子。
- 前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部がＮｉ、Ｆｅ等の強磁性体薄膜から成ることを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 前記個別入力端子側バイアスライン、個別出力端子側バイアスライン、前記共通入力端子側バイアスライン及び前記共通出力端子側バイアスラインは、少なくともその一部が酸化物導電体、窒化物導電体または半導体から成ることを特徴とする請求項３に記載の可変薄膜コンデンサ素子。
- 前記薄膜誘電体層が、（Ｂａ ｘ ，Ｓｒ １−ｘ ） ｙ Ｔｉ １−ｙ Ｏ ３−ｚ から成ることを特徴とする請求項３乃至１０のいずれかに記載の容量可変薄膜コンデンサ素子。
- 前記支持基板には、前記入力端子と前記出力端子が形成されていることを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 請求項３に記載の容量可変薄膜コンデンサ素子が、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。
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