JP3898648B2 - 容量可変薄膜コンデンサ及び高周波部品 - Google Patents

容量可変薄膜コンデンサ及び高周波部品 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【0002】
【従来技術】
従来、薄膜コンデンサには、一対の電極、例えば、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又はドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同ように、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。これにより支持基板から下部電極層、薄膜誘電体層、上部電極層かが積層された容量形成領域が形成される。また、容量形成領域上に保護層を形成し、下部電極層や上部電極層の延出部分にハンダ端子部を形成することにより、表面実装が可能になる。
【0003】
また、薄膜誘電体層の材料として、(Ba,Sr1−xTi1−y3−zから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位(直流バイアスなどの印加電圧)を与えて、薄膜誘電体層の誘電率を変化させて、容量を変化させていた。このように直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1に開示されている。
【0004】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。このような高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献2に開示されている。
【0005】
【発明が解決しようとする課題】
上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧(高周波電圧)が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。このような容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じるようになる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、そのため、には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【0006】
また、高周波信号ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。このような耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、薄膜誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【0007】
また、薄膜コンデンサを作製する際には、通常、下部電極層、薄膜誘電体層、上部電極層の他に、保護層や半田バリア層など他の機能を有する層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題の他、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。さらに、絶縁層を挟んで上下の層の電気的に接続するためにビアホールを設ける場合、ビアホール導体の周囲段差が生じるため断線が起こる可能性がある。
【0008】
本発明の目的は上述の問題点を解決するために、高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きく、さらに断線を防ぎ、特性不良や信頼性の低下を抑制できる容量可変薄膜コンデンサを提供することにある。
【0009】
本発明のさらに別の目的は上述の容量可変薄膜コンデンサを用いて相互変調歪みが小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【0010】
【課題を解決するための手段】
本発明の容量可変薄膜コンデンサは、支持基板と、
前記支持基板形成された下部電極層と上部電極層とから成る一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層とから成る第1乃至第Nの可変容量素子
前記第1の可変容量素子に接続された入力端子と、
前記第Nの可変容量素子に接続された出力端子と、
前記支持基板上に直接形成され、前記第1の可変容量素子の入力端子側端子部と第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点の間に接続された第iの入力端子側バイアスラインと、
前記支持基板上に直接形成され、前記第Nの可変容量素子の出力端子側端子部と第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点の間に接続された第iの出力端子側バイアスラインと、を備え、
記各接続点は、互いに接続しあう一方の可変容量素子の下部電極層と他方の可変容量素子の上部電極層とが相互に接続されて形成され、
前記各入力端子側バイアスライン及び出力端子側バイアスラインは、前記支持基板上において、前記接続点を構成する前記下部電極層に各々接続されており、
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサである。但し、i、nは整数とし、N=2n+1、n≧1、1≦i≦nとする
【0011】
また、本発明の容量可変薄膜コンデンサは、支持基板と、
前記支持基板上に形成された、下部電極層と上部電極層とから成る一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層と、から成る第1乃至第Nの可変容量素子と
前記第1の可変容量素子に接続された入力端子と、
前記第Nの可変容量素子に接続された出力端子と、
前記支持基板上に直接形成され、前記第1の可変容量素子の入力端子側端子部と第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点の間に接続された第iの入力端子側バイアスラインと、
前記支持基板上に直接形成され、前記第Nの可変容量素子の出力端子側端子部と第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点の間に接続された第iの出力端子側バイアスラインと、を備え、
前記第1乃至第Nの可変容量素子の各々は、上部電極層同士が互いに直列接続された可変容量素子Aと可変容量素子Bとで構成され、
前記各接続点は、互いに接続しあう一方の可変容量素子と他方の可変容量素子において、前記一方の可変容量素子を構成する前記可変容量素子Aと前記他方の可変容量素子を構成する前記可変容量素子Bとが、各々の下部電極層を共通として相互に接続されて形成され、
前記各入力端子側バイアスライン及び出力端子側バイアスラインは、前記支持基板上において、前記接続点を構成する前記下部電極層に各々接続されており、
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサである。(但し、i、nは整数とし、N=2n+1、n≧1、1≦i≦nとする)
【0012】
また、前記第1乃至N個の可変容量素子は、前記薄膜誘電体層を挟んで対向する前記一対の電極から成るつ以上の容量形成領域が互いに直列接続されて構成されている。
【0013】
また、前記第iの入力端子側バイアスライン並びに第iの出力端子側バイアスラインは、薄膜抵抗をさらに含み、前記接続点を構成する前記下部電極層に前記薄膜抵抗を介して接続している。
【0014】
この薄膜抵抗は、窒化タンタルからなる。あるいはNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜からなる。
【0015】
前記薄膜抵抗は、Au、Ptなどの貴金属薄膜からなる。
【0016】
前記薄膜抵抗は、Ni、Fe等の強磁性体薄膜からなる。
【0017】
前記薄膜抵抗は、酸化物導電体、窒化物導体または半導体からなる。
【0018】
前記薄膜誘電体層は、少なくともBa,Sr,Tiを含有するペロブスカイト型酸化物結晶である
【0019】
第1の可変容量素子の一方電極は入力端子であり、且つ第Nの可変容量素子の他方電極は出力端子である。
【0021】
上述の容量可変薄膜コンデンサが、共振回路の一部及び/又は複数の共振回路を接合する容量素子として用いられる高周波部品である。
【作用】
本発明の容量可変薄膜コンデンサは、支持基板に、一対の電極の一方電極である下電極層、印加電圧により誘電率が変化する薄膜誘電体層、一対の電極の方電極である上部電極層を順次積層して構成されるとともに、互いに直列接続してなる第1乃至第Nの可変容量素子と、前記第1の可変容量素子の入力端子側端子部と第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点の間に第iの入力端子側バイアスラインと、前記第Nの可変容量素子の出力端子側端子部と第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点の間に第iの出力端子側バイアスラインをそれぞれ形成した容量可変薄膜コンデンサである。このような構造では、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、高周波信号の電圧が可変容量素子に印加されても、その電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。
【0022】
また、第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。
【0023】
また、前記第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点及び第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の下部電極層と他方の可変容量素子の上部電極層とが相互に接続して形成されるとともに、前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点の下部電極層に各々接続されていることから、各バイアスラインを直列接続された容量可変素子上に設ける場合に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができ、製造工程も簡略化する。
【0024】
また、第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインは支持基板に直接形成された下部電極層などの一方電極に接続されていることから、バイアスラインの接続に厚み方向の接続を行うビアホールなどの形成の必要はなく、段差が生じないため、断線の可能性がない信頼性の高い構造となる。
【0025】
また、第1乃至N個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から構成されるつ以上の容量形成領域を有し、該つ以上の容量形成領域が互いに直列接続されて構成されていることを特徴とする薄膜コンデンサであることから、全てのバイアスラインが下部電極層と接続されて、接続時にビアホールなどが必要ないことに加えて、それぞれの可変容量素子を構成する誘電体薄膜の厚みを薄くできるので、成膜時間、加工時間の短縮が可能になる。
【0026】
また、容量可変薄膜コンデンサ素子を構成する各可変容量素子に印加電圧を供給するための第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインで、各可変容量素子に交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できる。このため、個々の可変容量素子の容量変化率を最大限に利用できる。
【0027】
また、第iの入力端子側バイアスライン並びに第iの出力端子側バイアスラインは、前記接続点の例えば一方電極である下部電極層に薄膜抵抗を介して接続されている。即ち、バイアスラインを高抵抗とすることができ、バイアスラインに高周波信号が入り込むことはなく、直流電流が可変容量素子を流れることがないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができ、各可変容量素子の高周波信号による容量変化率のバラツキを抑えることができる。
【0028】
また、薄膜抵抗を窒化タンタルとすることにより、比抵抗が高く、経時的にも安定した薄膜抵抗を形成でき、素子の小型化、信頼性の向上に有効である。
【0029】
また、薄膜抵抗は、Ni−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜で形成することにより、比較的短い抵抗線でも高抵抗が達成できる。また、前記薄膜抵抗を、Au、Ptなどの貴金属薄膜で形成することにより、極めて薄い膜にした場合、完全な膜とせず、微小な島状の金属塊からなる膜とすれば、膜厚の減少に伴って抵抗値が急激に増加することができる。これにより、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れた薄膜抵抗、バイアスラインを得ることができ、例えば下部電極層と同一工程でこのような薄膜抵抗を形成でき、製造の簡略化が可能となる。
【0030】
また、薄膜抵抗は、Ni、Fe等の強磁性体薄膜からなっている。強磁性体では透磁率が大きいため、表皮深さが常磁性体よりも小さくなる傾向がある。従って、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため高抵抗の薄膜抵抗を作製できる。また、酸化物導電体、窒化物導体または半導体のいずれかとすることにより、支持基板との密着性のよい薄膜抵抗を作製することができる。
【0031】
また、薄膜誘電体層が(Bax,Sr1-xyTi1-y3-zで構成するとこにより、容量変化率が大きく損失が小さい容量可変薄膜コンデンサとなる。
【0032】
また、第1の可変容量素子の一方電極は入力端子であり、且つ第Nの可変容量素子の他方電極は出力端子である。これにより、可変容量素子の直列接続構造を簡略化することができる。
【0033】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。これにより、素子構造が簡略化される。
【0034】
また、上述の可変容量素子を高周波用電圧制御型共振器の一部(共振回路の一部として)に、または、共振回路どうしを結合する手段として用いる。これにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器や電圧制御型高周波フィルタ、アンテナ共用器を達成できる。
【0035】
【発明の実施の形態】
以下、本発明の可変容量薄膜コンデンサを図面に基づいて詳説する。尚、図面には、可変容量素子の素子数が3つ(N=3)の可変容量薄膜コンデンサを用いて説明する。
【0036】
図1、図2は本発明の容量可変薄膜コンデンサを示したものである。図1は透視状態の平面図であり、図2は図1でのA−A‘における断面図である。尚、図1、図2では、一対の電極と、この一対の電極に挟まれた薄膜誘電体層から成る可変容量素子が、下部電極層、薄膜誘電体層、上部電極層が積層された構造で説明する。
【0037】
図1、図2において、1は支持基板であり、2は下部電極層であり、3a、3bは導体ライン(入力端子側バイアスライン、出力端子側バイアスライン)であり、4は薄膜誘電体層であり、5は上部電極層であり、6は薄膜抵抗であり、7は絶縁層であり、8は引き出し電極層であり、9は保護層であり、10は半田拡散防止層であり、11は端子部である。また図1において、C1〜C3は、印加電圧(バイアス電圧)により容量が変化する可変容量素子を示す。
【0038】
支持基板1は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の上に各々の可変容量素子C1〜C3に対応した3つの下部電極層2、薄膜誘電体層4、上部電極層5を順次積層されている。具体的には、支持基板1上に、下部電極層2となる導体膜、薄膜誘電体層4となる誘電体膜、上部電極層5となる導体膜を順次積層形成し、全層成膜終了後、上部側の上部電極層5、薄膜誘電体層4、下部電極層2を順に所定形状にエッチング処理する。これにより、所定形状の下部電極層2、薄膜誘電体層4、上部電極層5を形成できる。尚、下部電極層2のエッチング時には、例えばその形状を可変容量素子の容量形成領域以外にも延びるように形成し、導体ライン3a、3bや端子部11の下地層を形成してもよい。
【0039】
下部電極層2は、薄膜誘電体層4の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Pt、Pdなどである。さらに、下部電極層2のスパッタ終了後、薄膜誘電体層4のスパッタ温度である700〜900℃へ加熱され、薄膜誘電体層4のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【0040】
下部電極層2の厚みは、端子部11から例えば第3の可変容量素子C3までの抵抗成分、下部電極層2の連続性を考慮した場合、厚いほうが望ましいが、支持基板1との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、0.1μm〜10μmである。0.1μmよりも薄くなると、電極層自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、10μmより厚くすると、支持基板1との密着性が低下したり、支持基板1のそりを生じる恐れがある。
【0041】
薄膜誘電体層4は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層4は、上述の下部電極層2の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば800℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【0042】
上部電極層5の材料としては、電極の抵抗を下げるため、抵抗率の小さなAuが望ましいが、薄膜誘電体層4との密着性向上のため、Ptなどを密着層として用いることが望ましい。この上部電極層5の厚みは0.1μm〜10μmとなっている。厚みの下限については、下部電極層2と同ように、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【0043】
導体ライン3a、3bは、入力端子側バイアスラインや出力端子側バイアスラインの一部(導体部分)を成すなすものであり、薄膜抵抗6と入力端子I、出力端子Oを結合するためのものである。この導体ライン3a、3bは、上述の下部電極層2、薄膜誘電体層4、上部電極層5を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。
【0044】
この導体ライン3a、3bの材料としては、バイアスラインとしての抵抗値のばらつきを抑制するために、低抵抗であるAuが望ましいが、薄膜抵抗6の抵抗が十分高い場合には、Ptなど、下部電極層2と同一の材料でもよい。
【0045】
次に、薄膜抵抗6を形成する。薄膜抵抗6の材料としては、高抵抗率、安定性の面から、窒化タンタルが好適である。窒化タンタルは、Taをターゲットとして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。膜厚は、シート抵抗を考慮して設定され、所望の抵抗値が得られる厚みであれば、制限はない。また、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング(RIE)などのドライエッチング法により、簡便にパターニングすることができる。
【0046】
導体ライン3を用いずに、薄膜抵抗のみでバイアスラインを形成することもできる。その際には、材料として、窒化タンタルの他にも、Ni−Cr合金などの高抵抗合金、Au、Ptなどの貴金属材料、Ni、Feなどの強磁性体材料なども、厚みを制御して用いることができる。
【0047】
これら薄膜抵抗6を含む導体ライン3a、3bは、支持基板1上に直接形成されている。これにより、可変容量素子C1〜C3を構成する下部電極層2、上部電極層4、引き出し電極層8との絶縁を確保するための絶縁層が不要となり、可変容量素子C1〜C3を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、可変容量素子C1〜C3を作製することができる。
【0048】
ここで、薄膜抵抗6を含む導体ライン3a、3bの抵抗値について、図1、2を用いて説明する。図3は、可変容量薄膜コンデンサの等価回路であり、図4は、直流に対する可変容量素子C1〜C3をそれぞれ絶縁抵抗Rp1、Rp2、Rp3に置き換えた等価回路である。尚、図では、バイアスラインの抵抗値をR1、R2とする。また端子部11の入力側をI、出力側をO、入力端子側バイアスラインをV1、出力端子側バイアスラインV2とする。
【0049】
抵抗成分R1、R2の上限値は、直列接続した各可変容量素子C1〜C3にかかる電圧が、バイアスラインがない場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図4の抵抗により分圧されるので、
可変容量素子C1について考えると、Rp1/(R2+Rp1)>Rp1/(Rp1+Rp2+Rp3)が必要となり、R2<Rp2+Rp3となるようにする。
同様に、可変容量素子C2について考えると
Rp2/(R1+R2+Rp2)>Rp2/(Rp1+Rp2+Rp3)が必要となり、R1+R2<Rp1+Rp3となるようにする。
同様に、可変容量素子C3について考えると
Rp3/(R1+Rp3)>Rp3/(Rp1+Rp2+Rp3)が必要となり、R1<Rp2+Rp3となるようにする。
ここでR1=R2=R、Rp1=Rp2=Rp3=Rp=1GΩとすると
R<Rp=1GΩ
が得られる。各可変容量素子C1〜C3にかかるバイアス電圧が1/10になる抵抗値を限界とすると、R<100MΩとなる。
また、時定数の4倍が応答時間より小さいことを要求すると、
T<4×2×RCよりR<T/8Cとなり、ここで応答時間10μs、容量2pFとすると
R<10×10−6/8×(2×10−12)=625kΩ
となる。仮に、応答時間がms程度でよければ上限は62MΩ程度となる。
【0050】
また、抵抗成分R1、R2の下限については、使用高周波信号の周波数で直列の可変容量素子C1〜C3であるためには、R1よりC1+C2の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R2よりC2+C3の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
即ち、R1>(C1+C2)/(ω×C1×C2)
R2>(C2+C3)/(ω×C2×C3)
ここでR1=R2=R、C1=C2=C3=2pF、使用周波数を2GHzとすると
R>2C/ωC2=2/ωC=80Ω
また、使用周波数の1/10までコンデンサであるためには、R>800Ωが必要となる。
【0051】
以上より薄膜抵抗6を含むバイアスラインV1、V2の抵抗値は、数100Ωから100MΩ程度の範囲であればよいことになる。図1において、導体ライン3a、3b自身の抵抗値が低い場合、バイアスラインV1、V2の抵抗値はほぼ薄膜抵抗6の抵抗値と等しくなる。すなわち、薄膜抵抗6の抵抗値は、数100Ω〜100MΩ程度の範囲であれば良い。
【0052】
次に、絶縁層7を形成する。この絶縁層7は、この上に形成する引き出し電極層8と下部電極層2との絶縁を確保するために必要である。材料は、樹脂やSiO2、Si34など、絶縁性の高いものであれば、特に制約はないが、素子の耐湿性を向上させるために、SiO2やSi34を用いるのが好ましい。これらは、被覆性を考慮して、化学吸着体積法(CVD)などにより、成膜することが望ましい。
【0053】
絶縁層7は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。上部電極層および半田端子部のみを露出することが、耐湿性向上の観点から好ましい。
【0054】
次に、引き出し電極層8を形成する。引き出し電極層8は、上部電極層5と隣接する可変容量素子の下部電極層2または例えば出力側の端子部11を連結させて、第1の可変容量素子C1、第2の可変容量素子C2、第3の可変容量素子C3を直列接続するものである。このように接続することにより、入力端子側バイアスラインV1及び出力端子側バイアスラインV2は全て下部電極層2と接続されることになり、バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。また、材料としては、Au、Cuなどの低抵抗な金属を用いることが望ましい。また、絶縁層7との密着性を考慮して、Ti、Niなどの密着層を使用することは、引き出し電極層8の抵抗を大きく増大させない範囲内で差し支えない。
【0055】
次に、保護層9を形成する。保護層9は、可変容量素子C1〜C3を外部から機械的に保護するほか、薬品等による汚染から保護する。保護層9の形成時には、端子部11を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性に優れたものが良く、具体的には、ポリイミド樹脂やBCB(ベンゾシクロブテン)樹脂などを用いる。
【0056】
半田拡散防止層10は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Niが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いAu、Cuなどを0.1μm程度形成する場合もある。
【0057】
最後に、外部接続用端子11a、11bを形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【0058】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子C1〜C3が高周波的には、直列接続され、しかも各可変容量素子C1〜C3は、導体ライン3a、3b、薄膜抵抗6とからなる所定抵抗値を有するバイアスラインV1、V2で接続されることにより、直流的には並列接続されている。
【0059】
また、バイアスラインV1、V2を支持基板1上に直接形成することにより、可変容量素子C1〜C3を構成する層の数が低減されている。
【0060】
また、上述の容量可変薄膜コンデンサは、高周波部品の共振回路の一部(LC共振回路の容量成分)として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板1の余白領域(容量可変薄膜コンデンサ素子が形成されていない領域)にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【0061】
図5、図6および図7は本発明の別の容量可変薄膜コンデンサを示したものである。図5は透視状態の平面図であり、図6は図5でのA−A‘における断面図である。また、図7は等価回路図である。
【0062】
本実施例では、図1〜図4に示す可変容量素子C1〜C3の構成が相違する。即ち、図6ように、図3に示す可変容量素子C1が、互いに直列接続された2つの可変容量素子C11、C12で構成され、図3に示す可変容量素子C2が、互いに直列接続された2つの可変容量素子C21、C22で構成され、図3に示す可変容量素子C3が、互いに直列接続された2つの可変容量素子C31、C32で構成されている。これに伴い、図5に示す下部電極層2、薄膜誘電体層4、上部電極層5、引出し電極層8の構造が相違する。例えば、可変容量素子C11を構成上部電極5は、引出し電極層8を介して可変容量素子C12を構成する上部電極層5に接続し、可変容量素子C12を構成する下部電極層2は、可変容量素子C21の下部電極層2と共通化されている。以下の可変容量素子C21〜C32についても同様である。
【0063】
尚、入力端子側バイアスラインV1、出力端子側バイアスラインV2については図1〜図4に示す構造と同一であり、本実施例では、可変容量素子C11と可変容量素子C12とが対を成して、可変容量素子C21と可変容量素子C22とが対を成して、可変容量素子C31と可変容量素子C32とが対を成して、印加電圧(直流バイアス)が供給されることなる。
【0064】
以上、述べた容量可変薄膜コンデンサ素子において、可変容量素子C11〜C32が高周波的には、直列接続され、しかも各可変容量素子C1〜C3は、主として薄膜抵抗6で設定される抵抗値を有するバイアスラインV1、V2で接続されることにより、直流的には並列接続されている。また、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【0065】
また、可変容量素子C11〜C32は、可変容量素子C1〜C3に対して直流バイアス成分の電界が、例えば1/2となってしまう。このため、可変容量素子C11〜C32を構成する薄膜誘電体層2の厚みを1/2にすることにより、可変容量素子C1〜C3と同一の容量変化率が得られることになる。
【0066】
また、上述の実施例では、可変容量素子C1〜C3、C11〜C32の容量形成領域が、下部電極層2、薄膜誘電体層4、上部電極層5が積層方向に対向した領域で形成されている。しかし、この構造に限るだけでなく、薄膜誘電体層2の両端部にそれぞれ接続する一対の電極でもって容量形成領域を形成してもよい。この場合、先に一対の電極を形成しておき、その一対の電極層を跨ぐように薄膜誘電体層2を形成してもよいし、また、先に薄膜誘電体層を形成しておき、この薄膜誘電体層の対向する両端部にそれぞれ一対の電極を重畳するようにしても構わない。また、一対の電極をもって可変容量素子C1〜C3を形成した場合でも、可変容量素子C1〜C3を直列接続するため接続部分には、一対の電極層の一方電極が存在して、支持基板1上に直接形成される部位を有している。この部位に導体ライン3a、3bを形成すればよい。
【0067】
また、上述の実施例では、3素子の可変容量素子C1〜C3や、この素子の可変容量素子をさらにそれぞれ2素子つ直列接続させた可変容量素子で構成した可変容量素子C11〜C32を用いて説明したが、3素子以外に5素子、7素子の可変容量素子を有するものでもよい。このとき、入力端子側バイアスラインV1は、入力端子側から偶数番目の可変容量素子と奇数番目の可変容量素子との接続部間どうし及び入力端子と第2の可変容量素子と第3の可変容量素子との接続部との間に形成する。また、出力端子側バイアスラインV2は、奇数番目の可変容量素子と偶数番目の可変容量素子との接続部間どうし及び出力端子と最終から2番目の可変容量素子と最終から3番目のとの接続部との間に形成する。このとき、それぞれの間には、薄膜抵抗を介在させればよい。
【0068】
【実施例】
支持基板1としてサファイアR基板上に、下部電極層2としてPtを、基板温度500℃でスパッタ法にて成膜した。薄膜誘電体層4として(Ba0.5Sr0.5)TiO3からなるターゲットを用い、基板温度は800℃、成膜時間は15分で、同一バッチで成膜した。成膜開始前に、Pt電極の平坦化のためのアニールとして800℃で15分間保持した。その上に上部電極層5としてPtおよびAu電極層を同一バッチで成膜した。次に、レジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ECR装置により上部電極層5をエッチングした。その後、同ように薄膜誘電体層4、下部電極層2をエッチングし、3つの容量形成領域を形成した。尚、下部電極層2の形状は、導体ライン3a、3bを含むものとした。
【0069】
次に、薄膜抵抗6として、窒化タンタルをスパッタ法にて100℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、RIE装置を用いてエッチングを行い、レジスト層を除去した。
【0070】
次に、絶縁層7として、SiO2膜をTEOSガスを原料とするCVD装置により成膜した。レジストを加工した後、RIEにより、所定の形状にエッチングを行った。
【0071】
次に引き出し電極層8として、NiおよびAuをスパッタにて成膜し、所定の形状に加工し、3つの可変容量素子C1〜C3が直列接続した可変容量薄膜コンデンサを形成した。尚、最後に保護層9、半田拡散防止層10、半田端子部11a、11bを形成した。保護層9には、ポリイミド樹脂を、半田拡散防止層10にはNiを用いた。
LCRメーターおよびインピーダンスアナライザによる測定の結果、容量は低周波では約18pFであり、高周波では約2pFであり、容量変化率はDC3V印加時で約20%であった。即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【0072】
【発明の効果】
直列に接続した第1乃至第Nの可変容量素子に直流バイアス印加用の第iの入力端子側バイアスライン及び第iの出力端子側バイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みを小さく抑えることができる容量可変薄膜コンデンサ素子となる。さらに、バイアスラインを支持基板上に直接形成するとともに、また高抵抗の薄膜抵抗を用いることより、素子形状を大きくすることなく、層数を低減し、特性、信頼性を向上させることが可能となる。さらに、入力端子側バイアスライン及び出力端子側バイアスラインを一対電極の一方電極である下部電極層と接続されている。このことにより、入出力端子側バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。
【0073】
また、共振回路の一部に上述の可変容量薄膜コンデンサを用い、また、共振回路部どうしを結合する手段に容量可変薄膜コンデンサを用いることにより、直流バイアスの印加により周波数特性を大きく変化でき、高周波信号による周波数特性の変化、ノイズ、非線形歪みを抑えることができ、その結果、波形歪、相互変調歪みノイズを小さく抑え、耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図1】本発明の容量可変薄膜コンデンサの平面図である。
【図2】図1のA−A‘線の断面図である。
【図3】本発明の容量可変薄膜コンデンサの等価回路である。
【図4】本発明の容量可変薄膜コンデンサの容量形成部を抵抗に置き換えた等価回路である。
【図5】本発明の別の容量可変薄膜コンデンサの平面図である。
【図6】図5のA−A‘線の断面図である。
【図7】本発明の別の容量可変薄膜コンデンサの等価回路である。
【符号の説明】
1・・・支持基板
2・・・下部電極層
3a、3b・・・導体ライン
4・・・薄膜誘電体層
5・・・上部電極層
6・・・薄膜抵抗
7・・・絶縁体層
8・・・引き出し電極層
9・・・保護層
10・・・半田拡散防止層
C1、C2、C3、C11、C21、C31、C12、C22、C32・・・可変容量素子
R1、R2・・・バイアスラインの抵抗
Rp1、Rp2、Rp3・・・可変容量素子の抵抗成分
I、O・・・入出力端子

Claims (12)

  1. 支持基板と、
    前記支持基板形成された下部電極層と上部電極層とから成る一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層とから成る第1乃至第Nの可変容量素子
    前記第1の可変容量素子に接続された入力端子と、
    前記第Nの可変容量素子に接続された出力端子と、
    前記支持基板上に直接形成され、前記第1の可変容量素子の入力端子側端子部と第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点の間に接続された第iの入力端子側バイアスラインと、
    前記支持基板上に直接形成され、前記第Nの可変容量素子の出力端子側端子部と第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点の間に接続された第iの出力端子側バイアスラインと、を備え、
    記各接続点は、互いに接続しあう一方の可変容量素子の一方電極である下部電極層と他方の可変容量素子の他方電極である上部電極層とが相互に接続されて形成され、
    前記各入力端子側バイアスライン及び出力端子側バイアスラインは、前記支持基板上において、前記接続点を構成する前記下部電極層に各々接続されており、
    前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサ。但し、i、nは整数とし、N=2n+1、n≧1、1≦i≦n とする
  2. 支持基板と、
    前記支持基板上に形成された、下部電極層と上部電極層とから成る一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層と、から成る第1乃至第Nの可変容量素子と
    前記第1の可変容量素子に接続された入力端子と、
    前記第Nの可変容量素子に接続された出力端子と、
    前記支持基板上に直接形成され、前記第1の可変容量素子の入力端子側端子部と第2×iの可変容量素子−第2×i+1の可変容量素子の各接続点の間に接続された第iの入力端子側バイアスラインと、
    前記支持基板上に直接形成され、前記第Nの可変容量素子の出力端子側端子部と第2×i−1の可変容量素子−第2×iの可変容量素子の各接続点の間に接続された第iの出力端子側バイアスラインと、を備え、
    前記第1乃至第Nの可変容量素子の各々は、上部電極層同士が互いに直列接続された可変容量素子Aと可変容量素子Bとで構成され、
    前記各接続点は、互いに接続しあう一方の可変容量素子と他方の可変容量素子において、前記一方の可変容量素子を構成する前記可変容量素子Aと前記他方の可変容量素子を構成する前記可変容量素子Bとが、各々の下部電極層を共通として相互に接続されて形成され、
    前記各入力端子側バイアスライン及び出力端子側バイアスラインは、前記支持基板上において、前記接続点を構成する前記下部電極層に各々接続されており、
    前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている、容量可変薄膜コンデンサ。(但し、i、nは整数とし、N=2n+1、n≧1、1≦i≦n とする)
  3. 前記第1乃至N個の可変容量素子は、前記薄膜誘電体層を挟んで対向する前記一対の電極から成るつ以上の容量形成領域が互いに直列接続されて構成されている請求項1乃至2のいずれかに記載の容量可変薄膜コンデンサ。
  4. 前記第iの入力端子側バイアスライン並びに第iの出力端子側バイアスラインは、薄膜抵抗をさらに含み、前記接続点を構成する前記下部電極層に前記薄膜抵抗を介して接続している請求項1乃至3のいずれかに記載の容量可変薄膜コンデンサ。
  5. 前記薄膜抵抗は、窒化タンタルからなる請求項に記載の容量可変薄膜コンデンサ。
  6. 前記薄膜抵抗はNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜からなる請求項に記載の容量可変薄膜コンデンサ。
  7. 前記薄膜抵抗は、Au、Ptなどの貴金属薄膜からなる請求項に記載の容量可変薄膜コンデンサ。
  8. 前記薄膜抵抗は、Ni、Feなどの強磁性体薄膜からなる請求項に記載の容量可変薄膜コンデンサ。
  9. 前記薄膜抵抗は、酸化物導電体、窒化物導体または半導体からなる請求項に記載の容量可変薄膜コンデンサ。
  10. 前記薄膜誘電体層は、少なくともBa,Sr,Tiを含有するペロブスカイト型酸化物結晶である、請求項1乃至9のいずれかに記載の容量可変薄膜コンデンサ。
  11. 前記第1の可変容量素子の一方電極は入力端子であり、且つ第Nの可変容量素子の他方電極は出力端子である請求項1に係る請求項3乃至10のいずれかに記載の容量可変薄膜コンデンサ。
  12. 請求項1乃至11のいずれかに記載の容量可変薄膜コンデンサが、共振回路の一部及び/又は複数の共振回路を接合する容量素子として用いられる高周波部品。
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