JP2004241439A - 容量可変薄膜コンデンサ及び高周波部品 - Google Patents
容量可変薄膜コンデンサ及び高周波部品 Download PDFInfo
- Publication number
- JP2004241439A JP2004241439A JP2003026482A JP2003026482A JP2004241439A JP 2004241439 A JP2004241439 A JP 2004241439A JP 2003026482 A JP2003026482 A JP 2003026482A JP 2003026482 A JP2003026482 A JP 2003026482A JP 2004241439 A JP2004241439 A JP 2004241439A
- Authority
- JP
- Japan
- Prior art keywords
- variable capacitance
- thin film
- capacitance element
- film capacitor
- terminal side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Filters And Equalizers (AREA)
Abstract
【課題】高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きく、さらに断線を防ぎ、特性不良や信頼性の低下を抑制できる容量可変薄膜コンデンサ及び高周波部品を提供することにある。
【解決手段】支持基板１に、一対の電極２、５と、薄膜誘電体層５とから成る第１乃至第Ｎの可変容量素子を形成するとともに、入力端子側バイアスラインと、出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサである。
この入出力端子側バイアスラインＶ１、Ｖ２を支持基板１に直接形成された一方電極に接続するように形成した。
【選択図】 図１
【解決手段】支持基板１に、一対の電極２、５と、薄膜誘電体層５とから成る第１乃至第Ｎの可変容量素子を形成するとともに、入力端子側バイアスラインと、出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサである。
この入出力端子側バイアスラインＶ１、Ｖ２を支持基板１に直接形成された一方電極に接続するように形成した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来技術】
従来、薄膜コンデンサには、一対の電極、例えば、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又はドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同ように、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。これにより支持基板から下部電極層、薄膜誘電体層、上部電極層かが積層された容量形成領域が形成される。また、容量形成領域上に保護層を形成し、下部電極層や上部電極層の延出部分にハンダ端子部を形成することにより、表面実装が可能になる。
【０００３】
また、薄膜誘電体層の材料として、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位（直流バイアスなどの印加電圧）を与えて、薄膜誘電体層の誘電率を変化させて、容量を変化させていた。このように直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献１（特開平１１−２６０６６７号）に開示されている。
【０００４】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。このような高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【特許文献１】
特開平１１−２６０６６７号公報
【特許文献２】
特表平８−５０９１０３号公報
【０００５】
【発明が解決しようとする課題】
上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。このような容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じるようになる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、そのため、には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【０００６】
また、高周波信号ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。このような耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、薄膜誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【０００７】
また、薄膜コンデンサを作製する際には、通常、下部電極層、薄膜誘電体層、上部電極層の他に、保護層や半田バリア層など他の機能を有する層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題の他、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。さらに、絶縁層を挟んで上下の層の電気的に接続するためにビアホールを設ける場合、ビアホール導体の周囲段差が生じるため断線が起こる可能性がある。
【０００８】
本発明の目的は上述の問題点を解決するために、高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きく、さらに断線を防ぎ、特性不良や信頼性の低下を抑制できる容量可変薄膜コンデンサを提供することにある。
【０００９】
本発明のさらに別の目的は上述の容量可変薄膜コンデンサを用いて相互変調歪みが小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、支持基板に、一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層とから成る第１乃至第Ｎの可変容量素子を形成するとともに、
前記第１の可変容量素子の入力端子側端子部と第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインと、
前記第Ｎの可変容量素子の出力端子側端子部と第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサにおいて、
前記第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点及び第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の一方電極と他方の可変容量素子の他方電極とが重畳して形成されるとともに、前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点を構成する一方電極に各々接続されていることを特徴とする容量可変薄膜コンデンサである。但し、ｉ、ｎは整数とし、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ とする。
【００１１】
また、前記第１乃至Ｎ個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から成る２つ以上の容量形成領域が互いに直列接続されて構成されている。
【００１２】
また、前記第ｉの入力端子側バイアスライン並びに第ｉの出力端子側バイアスラインは、前記接続点の下部電極層に薄膜抵抗を介して接続している。
【００１３】
前記薄膜抵抗は、窒化タンタルからなる。
【００１４】
前記薄膜抵抗はＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなる。
【００１５】
前記薄膜抵抗は、Ａｕ、Ｐｔなどの貴金属薄膜からなる。
【００１６】
前記薄膜抵抗は、Ｎｉ、Ｆｅ等の強磁性体薄膜からなる。
【００１７】
前記薄膜抵抗は、酸化物導電体、窒化物導伝体または半導体からなる。
【００１８】
前記薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚからなる。
【００１９】
第１の可変容量素子の一方電極は入力端子であり、且つ第Ｎの可変容量素子の他方電極は出力端子である。
【００２０】
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。
【００２１】
上述の容量可変薄膜コンデンサが、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられる高周波部品である。
【作用】
本発明の容量可変薄膜コンデンサは、支持基板に、一対の電極の一方電極である下電極層、印加電圧により誘電率が変化する薄膜誘電体層、一対の電極の一方電極である上部電極層を順次積層して構成されるとともに、互いに直列接続してなる第１乃至第Ｎの可変容量素子と、前記第１の可変容量素子の入力端子側端子部と第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインと、前記第Ｎの可変容量素子の出力端子側端子部と第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインをそれぞれ形成した容量可変薄膜コンデンサである。このような構造では、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、高周波信号の電圧が可変容量素子に印加されても、その電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。
【００２２】
また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。
【００２３】
また、前記第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点及び第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の下部電極層と他方の可変容量素子の上部電極層とが重畳して形成されるとともに、前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点の下部電極層に各々接続されていることから、各バイアスラインを直列接続された容量可変素子上に設ける場合に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができ、製造工程も簡略化する。
【００２４】
また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインは支持基板に直接形成された下部電極層などの一方電極に接続されていることから、バイアスラインの接続に厚み方向の接続を行うビアホールなどの形成の必要はなく、段差が生じないため、断線の可能性がない信頼性の高い構造となる。
【００２５】
また、第１乃至Ｎ個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から構成される２つ以上の容量形成領域を有し、該２つ以上の容量形成領域が互いに直列接続されて構成されていることを特徴とする薄膜コンデンサであることから、全てのバイアスラインが下部電極層と接続されて、接続時にビアホールなどが必要ないことに加えて、それぞれの可変容量素子を構成する誘電体薄膜の厚みを薄くできるので、成膜時間、加工時間の短縮が可能になる。
【００２６】
また、容量可変薄膜コンデンサ素子を構成する各可変容量素子に印加電圧を供給するための第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインで、各可変容量素子に交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できる。このため、個々の可変容量素子の容量変化率を最大限に利用できる。
【００２７】
また、第ｉの入力端子側バイアスライン並びに第ｉの出力端子側バイアスラインは、前記接続点の例えば一方電極である下部電極層に薄膜抵抗を介して接続されている。即ち、バイアスラインを高抵抗とすることができ、バイアスラインに高周波信号が入り込むことはなく、直流電流が可変容量素子を流れることがないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができ、各可変容量素子の高周波信号による容量変化率のバラツキを抑えることができる。
【００２８】
また、薄膜抵抗を窒化タンタルとすることにより、比抵抗が高く、経時的にも安定した薄膜抵抗を形成でき、素子の小型化、信頼性の向上に有効である。
【００２９】
また、薄膜抵抗は、Ｎｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜で形成することにより、比較的短い抵抗線でも高抵抗が達成できる。また、前記薄膜抵抗を、Ａｕ、Ｐｔなどの貴金属薄膜で形成することにより、極めて薄い膜にした場合、完全な膜とせず、微小な島状の金属塊からなる膜とすれば、膜厚の減少に伴って抵抗値が急激に増加することができる。これにより、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れた薄膜抵抗、バイアスラインを得ることができ、例えば下部電極層と同一工程でこのような薄膜抵抗を形成でき、製造の簡略化が可能となる。
【００３０】
また、薄膜抵抗は、Ｎｉ、Ｆｅ等の強磁性体薄膜からなっている。強磁性体では透磁率が大きいため、表皮深さが常磁性体よりも小さくなる傾向がある。従って、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため高抵抗の薄膜抵抗を作製できる。また、酸化物導電体、窒化物導伝体または半導体のいずれかとすることにより、支持基板との密着性のよい薄膜抵抗を作製することができる。
【００３１】
また、薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚで構成するとこにより、容量変化率が大きく損失が小さい容量可変薄膜コンデンサとなる。
【００３２】
また、第１の可変容量素子の一方電極は入力端子であり、且つ第Ｎの可変容量素子の他方電極は出力端子である。これにより、可変容量素子の直列接続構造を簡略化することができる。
【００３３】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。これにより、素子構造が簡略化される。
【００３４】
また、上述の可変容量素子を高周波用電圧制御型共振器の一部（共振回路の一部として）に、または、共振回路どうしを結合する手段として用いる。これにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器や電圧制御型高周波フィルタ、アンテナ共用器を達成できる。
【００３５】
【発明の実施の形態】
以下、本発明の可変容量薄膜コンデンサを図面に基づいて詳説する。尚、図面には、可変容量素子の素子数が３つ（Ｎ＝３）の可変容量薄膜コンデンサを用いて説明する。
【００３６】
図１、図２は本発明の容量可変薄膜コンデンサを示したものである。図１は透視状態の平面図であり、図２は図１でのＡ−Ａ‘における断面図である。尚、図１、図２では、一対の電極と、この一対の電極に挟まれた薄膜誘電体層から成る可変容量素子が、下部電極層、薄膜誘電体層、上部電極層が積層された構造で説明する。
【００３７】
図１、図２において、１は支持基板であり、２は下部電極層であり、３ａ、３ｂは導体ライン（入力端子側バイアスライン、出力端子側バイアスライン）であり、４は薄膜誘電体層であり、５は上部電極層であり、６は薄膜抵抗であり、７は絶縁層であり、８は引き出し電極層であり、９は保護層であり、１０は半田拡散防止層であり、１１は端子部である。また図１において、Ｃ１〜Ｃ３は、印加電圧（バイアス電圧）により容量が変化する可変容量素子を示す。
【００３８】
支持基板１は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板１の上に各々の可変容量素子Ｃ１〜Ｃ３に対応した３つの下部電極層２、薄膜誘電体層４、上部電極層５を順次積層されている。具体的には、支持基板１上に、下部電極層２となる導体膜、薄膜誘電体層４となる誘電体膜、上部電極層５となる導体膜を順次積層形成し、全層成膜終了後、上部側の上部電極層５、薄膜誘電体層４、下部電極層２を順に所定形状にエッチング処理する。これにより、所定形状の下部電極層２、薄膜誘電体層４、上部電極層５を形成できる。尚、下部電極層２のエッチング時には、例えばその形状を可変容量素子の容量形成領域以外にも延びるように形成し、導体ライン３ａ、３ｂや端子部１１の下地層を形成してもよい。
【００３９】
下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Ｐｔ、Ｐｄなどである。さらに、下部電極層２のスパッタ終了後、薄膜誘電体層４のスパッタ温度である７００〜９００℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【００４０】
下部電極層２の厚みは、端子部１１から例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。０．１μｍよりも薄くなると、電極層自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、支持基板１との密着性が低下したり、支持基板１のそりを生じる恐れがある。
【００４１】
薄膜誘電体層４は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば８００℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【００４２】
上部電極層５の材料としては、電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上のため、に、Ｐｔなどを密着層として用いることが望ましい。この上部電極層５の厚みは０．１μｍ〜１０μｍとなっている。厚みの下限については、下部電極層２と同ように、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【００４３】
導体ライン３ａ、３ｂは、入力端子側バイアスラインや出力端子側バイアスラインの一部（導体部分）を成すなすものであり、薄膜抵抗６と入力端子Ｉ、出力端子Ｏを結合するためのものである。この導体ライン３ａ、３ｂは、上述の下部電極層２、薄膜誘電体層４、上部電極層５を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。
【００４４】
この導体ライン３ａ、３ｂの材料としては、バイアスラインとしての抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗６の抵抗が十分高い場合には、Ｐｔなど、下部電極層２と同一の材料でもよい。
【００４５】
次に、薄膜抵抗６を形成する。薄膜抵抗６の材料としては、高抵抗率、安定性の面から、窒化タンタルが好適である。窒化タンタルは、Ｔａをターゲットとして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。膜厚は、シート抵抗を考慮して設定され、所望の抵抗値が得られる厚みであれば、制限はない。また、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法により、簡便にパターニングすることができる。
【００４６】
導体ライン３を用いずに、薄膜抵抗のみでバイアスラインを形成することもできる。その際には、材料として、窒化タンタルの他にも、Ｎｉ−Ｃｒ合金などの高抵抗合金、Ａｕ、Ｐｔなどの貴金属材料、Ｎｉ、Ｆｅなどの強磁性体材料なども、厚みを制御して用いることができる。
【００４７】
これら薄膜抵抗６を含む導体ライン３ａ、３ｂは、支持基板１上に直接形成されている。これにより、可変容量素子Ｃ１〜Ｃ３を構成する下部電極層２、上部電極層４、引き出し電極層８との絶縁を確保するための絶縁層が不要となり、可変容量素子Ｃ１〜Ｃ３を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、可変容量素子Ｃ１〜Ｃ３を作製することができる。
【００４８】
ここで、薄膜抵抗６を含む導体ライン３ａ、３ｂの抵抗値について、図１、２を用いて説明する。図３は、可変容量薄膜コンデンサの等価回路であり、図４は、直流に対する可変容量素子Ｃ１〜Ｃ３をそれぞれ絶縁抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３に置き換えた等価回路である。尚、図では、バイアスラインの抵抗値をＲ１、Ｒ２とする。また端子部１１の入力側をＩ、出力側をＯ、入力端子側バイアスラインをＶ１、出力端子側バイアスラインＶ２とする。
【００４９】
抵抗成分Ｒ１、Ｒ２の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ３にかかる電圧が、バイアスラインがない場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図４の抵抗により分圧されるので、
可変容量素子Ｃ１について考えると、Ｒｐ１／（Ｒ２＋Ｒｐ１）＞Ｒｐ１／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ２＜Ｒｐ２＋Ｒｐ３となるようにする。
同ように、可変容量素子Ｃ２について考えると
Ｒｐ２／（Ｒ１＋Ｒ２＋Ｒｐ２）＞Ｒｐ２／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ１＋Ｒ２＜Ｒｐ１＋Ｒｐ３となるようにする。
同ように、可変容量素子Ｃ３について考えると
Ｒｐ３／（Ｒ１＋Ｒｐ３）＞Ｒｐ３／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ１＜Ｒｐ２＋Ｒｐ３となるようにする。
ここでＲ１＝Ｒ２＝Ｒ、Ｒｐ１＝Ｒｐ２＝Ｒｐ３＝Ｒｐ＝１ＧΩとすると
Ｒ＜Ｒｐ＝１ＧΩ
が得られる。各可変容量素子Ｃ１〜Ｃ３にかかるバアイス電圧が１／１０になる抵抗値を限界とすると、Ｒ＜１００ＭΩとなる。
また、時定数の４倍が応答時間より小さいことを要求すると、
Ｔ＜４×２×ＲＣよりＲ＜Ｔ／８Ｃとなり、ここで応答時間１０μｓ、容量２ｐＦとすると
Ｒ＜１０×１０−６／８×（２×１０−１２）＝６２５ｋΩ
となる。仮に、応答時間がｍｓ程度でよければ上限は６２ＭΩ程度となる。
【００５０】
また、抵抗成分Ｒ１、Ｒ２の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ３であるためには、Ｒ１よりＣ１＋Ｃ２の合成インピーダンスが小さくなる周波数が使用周波数より小さく、Ｒ２よりＣ２＋Ｃ３の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
即ち、Ｒ１＞（Ｃ１＋Ｃ２）／（ω×Ｃ１×Ｃ２）
Ｒ２＞（Ｃ２＋Ｃ３）／（ω×Ｃ２×Ｃ３）
ここでＲ１＝Ｒ２＝Ｒ、Ｃ１＝Ｃ２＝Ｃ３＝２ｐＦ、使用周波数を２ＧＨｚとすると
Ｒ＞２Ｃ／ωＣ２＝２／ωＣ＝８０Ω
また、使用周波数の１／１０までコンデンサであるためには、Ｒ＞８００Ωが必要となる。
【００５１】
以上より薄膜抵抗６を含むバイアスラインＶ１、Ｖ２の抵抗値は、数１００Ωから１００ＭΩ程度の範囲であればよいことになる。図１において、導体ライン３ａ、３ｂ自身の抵抗値が低い場合、バイアスラインＶ１、Ｖ２の抵抗値はほぼ薄膜抵抗６の抵抗値と等しくなる。すなわち、薄膜抵抗６の抵抗値は、数１００Ω〜１００ＭΩ程度の範囲であれば良い。
【００５２】
次に、絶縁層７を形成する。この絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。材料は、樹脂やＳｉＯ２、Ｓｉ３Ｎ４など、絶縁性の高いものであれば、特に制約はないが、素子の耐湿性を向上させるために、ＳｉＯ２やＳｉ３Ｎ４を用いるのが好ましい。これらは、被覆性を考慮して、化学吸着体積法（ＣＶＤ）などにより、成膜することが望ましい。
【００５３】
絶縁層７は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。上部電極層および半田端子部のみを露出することが、耐湿性向上の観点から好ましい。
【００５４】
次に、引き出し電極層８を形成する。引き出し電極層８は、上部電極層５と隣接する可変容量素子の下部電極層２または例えば出力側の端子部１１を連結させて、第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３を直列接続するものである。このように接続することにより、入力端子側バイアスラインＶ１及び出力端子側バイアスラインＶ２は全て下部電極層２と接続されることになり、バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。また、材料としては、Ａｕ、Ｃｕなどの低抵抗な金属を用いることが望ましい。また、絶縁層７との密着性を考慮して、Ｔｉ、Ｎｉなどの密着層を使用することは、引き出し電極層８の抵抗を大きく増大させない範囲内で差し支えない。
【００５５】
次に、保護層９を形成する。保護層９は、可変容量素子Ｃ１〜Ｃ３を外部から機械的に保護するほか、薬品等による汚染から保護する。保護層９の形成時には、端子部１１を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性に優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂などを用いる。
【００５６】
半田拡散防止層１０は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Ｎｉが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ、Ｃｕなどを０．１μｍ程度形成する場合もある。
【００５７】
最後に、外部接続用端子１１ａ、１１ｂを形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【００５８】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ３が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ３は、導体ライン３ａ、３ｂ、薄膜抵抗６とからなる所定抵抗値を有するバイアスラインＶ１、Ｖ２で接続されることにより、直流的には並列接続されている。
【００５９】
また、バイアスラインＶ１、Ｖ２を支持基板１上に直接形成することにより、可変容量素子Ｃ１〜Ｃ３を構成する層の数が低減されている。
【００６０】
また、上述の容量可変薄膜コンデンサは、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００６１】
図５、図６は本発明の別の容量可変薄膜コンデンサを示したものである。図５は透視状態の平面図であり、図６は図５でのＡ−Ａ‘における断面図である。
【００６２】
本実施例では、図１〜図４に示す可変容量素子Ｃ１〜Ｃ３の構成が相違する。即ち、図６から秋からのように、図３に示す可変容量素子Ｃ１が、互いに直列接続された２つの可変容量素子Ｃ１１、Ｃ１２で構成され、図３に示す可変容量素子Ｃ２が、互いに直列接続された２つの可変容量素子Ｃ２１、Ｃ２２で構成され、図３に示す可変容量素子Ｃ３が、互いに直列接続された２つの可変容量素子Ｃ３１、Ｃ３２で構成されている。これに伴い、図５に示す下部電極層２、薄膜誘電体層４、上部電極層５、引出し電極層８の構造が相違する。例えば、可変容量素子Ｃ１１を構成上部電極５は、引出し電極層８を介して可変容量素子Ｃ１２を構成する上部電極層５に接続し、可変容量素子Ｃ１２を構成する下部電極層２は、可変容量素子Ｃ２１の下部電極層２と共通化されている。以下の可変容量素子Ｃ２１〜Ｃ３２についても同様である。
【００６３】
尚、入力端子側バイアスラインＶ１、出力端子側バイアスラインＶ２については図１〜図４に示す構造と同一であり、本実施例では、可変容量素子Ｃ１１と可変容量素子Ｃ１２とが対を成して、可変容量素子Ｃ２１と可変容量素子Ｃ２２とが対を成して、可変容量素子Ｃ３１と可変容量素子Ｃ３２とが対を成して、印加電圧（直流バイアス）が供給されることなる。
【００６４】
以上、述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１１〜Ｃ３２が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ３は、主として薄膜抵抗６で設定される抵抗値を有するバイアスラインＶ１、Ｖ２で接続されることにより、直流的には並列接続されている。また、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【００６５】
また、可変容量素子Ｃ１１〜Ｃ３２は、可変容量素子Ｃ１〜Ｃ３に対して直流バイアス成分の電界が、例えば１／２となってしまう。このため、可変容量素子Ｃ１１〜Ｃ３２を構成する薄膜誘電体層２の厚みを１／２にすることにより、可変容量素子Ｃ１〜Ｃ３と同一の容量変化率が得られることになる。
【００６６】
また、上述の実施例では、可変容量素子Ｃ１〜Ｃ３、Ｃ１１〜Ｃ３２の容量形成領域が、下部電極層２、薄膜誘電体層４、上部電極層５が積層方向に対向した領域で形成されている。しかし、この構造に限るだけでなく、薄膜誘電体層２の両端部にそれぞれ接続する一対の電極でもって容量形成領域を形成してもよい。この場合、先に一対の電極を形成しておき、その一対の電極層を跨ぐように薄膜誘電体層２を形成してもよいし、また、先に薄膜誘電体層を形成しておき、この薄膜誘電体層の対向する両端部にそれぞれ一対の電極を重畳するようにしても構わない。また、一対の電極をもって可変容量素子Ｃ１〜Ｃ３を形成した場合でも、可変容量素子Ｃ１〜Ｃ３を直列接続するため接続部分には、一対の電極層の一方電極が存在して、支持基板１上に直接形成される部位を有している。この部位に導体ライン３ａ、３ｂを形成すればよい。
【００６７】
また、上述の実施例では、３素子の可変容量素子Ｃ１〜Ｃ３や、この２素子の可変容量素子をさらに２素子づつ直列接続させた６素子の可変容量素子Ｃ１１〜Ｃ３２を用いて説明したが、３素子以外に５素子、７素子の可変容量素子を有するものでもよい。このとき、入力端子側バイアスラインＶ１は、入力端子側から偶数番目の可変容量素子と奇数番目の可変容量素子との接続部間どうし及び入力端子と第２の可変容量素子と第３の可変容量素子との接続部との間に形成する。また、出力端子側バイアスラインＶ２は、奇数番目の可変容量素子と偶数番目の可変容量素子との接続部間どうし及び出力端子と最終から２番目の可変容量素子と最終から３番目のとの接続部との間に形成する。このとき、それぞれの間には、薄膜抵抗を介在させればよい。
【００６８】
【実施例】
支持基板１としてサファイアＲ基板上に、下部電極層２としてＰｔを、基板温度５００℃でスパッタ法にて成膜した。薄膜誘電体層４として（Ｂａ０．５Ｓｒ０．５）ＴｉＯ３からなるターゲットを用い、基板温度は８００℃、成膜時間は１５分で、同一バッチで成膜した。成膜開始前に、Ｐｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層５としてＰｔおよびＡｕ電極層を同一バッチで成膜した。次に、レジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ＥＣＲ装置により上部電極層５をエッチングした。その後、同ように薄膜誘電体層４、下部電極層２をエッチングし、３つの容量形成領域を形成した。尚、下部電極層２の形状は、導体ライン３ａ、３ｂを含むものとした。
【００６９】
次に、薄膜抵抗６として、窒化タンタルをスパッタ法にて１００℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、ＲＩＥ装置を用いてエッチングを行い、レジスト層を除去した。
【００７０】
次に、絶縁層７として、ＳｉＯ２膜をＴＥＯＳガスを原料とするＣＶＤ装置により成膜した。レジストを加工した後、ＲＩＥにより、所定の形状にエッチングを行った。
【００７１】
次に引き出し電極層８として、ＮｉおよびＡｕをスパッタにて成膜し、所定の形状に加工し、３つの可変容量素子Ｃ１〜Ｃ３が直列接続した可変容量薄膜コンデンサを形成した。尚、最後に保護層９、半田拡散防止層１０、半田端子部１１ａ、１１ｂを形成した。保護層９には、ポリイミド樹脂を、半田拡散防止層１０にはＮｉを用いた。
ＬＣＲメーターおよびインピーダンスアナライザによる測定の結果、容量は低周波では約１８ｐＦであり、高周波では約２ｐＦであり、容量変化率はＤＣ３Ｖ印加時で約２０％であった。即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００７２】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みを小さく抑えることができる容量可変薄膜コンデンサ素子となる。さらに、バイアスラインを支持基板上に直接形成するとともに、また高抵抗の薄膜抵抗を用いることより、素子形状を大きくすることなく、層数を低減し、特性、信頼性を向上させることが可能となる。さらに、入力端子側バイアスライン及び出力端子側バイアスラインを一対電極の一方電極である下部電極層と接続されている。このことにより、入出力端子側バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。
【００７３】
また、共振回路の一部に上述の可変容量薄膜コンデンサを用い、また、共振回路部どうしを結合する手段に容量可変薄膜コンデンサを用いることにより、直流バイアスの印加により周波数特性を大きく変化でき、高周波信号による周波数特性の変化、ノイズ、非線形歪みを抑えることができ、その結果、波形歪、相互変調歪みノイズを小さく抑え、耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図１】本発明の容量可変薄膜コンデンサの平面図である。
【図２】図１のＡ−Ａ‘線の断面図である。
【図３】本発明の容量可変薄膜コンデンサの等価回路である。
【図４】本発明の容量可変薄膜コンデンサの容量形成部を抵抗に置き換えた等価回路である。
【図５】本発明の別の容量可変薄膜コンデンサの平面図である。
【図６】図５のＡ−Ａ‘線の断面図である。
【図７】本発明の別の容量可変薄膜コンデンサの等価回路である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３ａ、３ｂ・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
６・・・薄膜抵抗
７・・・絶縁体層
８・・・引き出し電極層
９・・・保護層
１０・・・半田拡散防止層
Ｃ１、Ｃ２、Ｃ３、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ１２、Ｃ２２、Ｃ３２・・・可変容量素子
Ｒ１、Ｒ２・・・バイアスラインの抵抗
Ｒｐ１、Ｒｐ２、Ｒｐ３・・・可変容量素子の抵抗成分
Ｉ、Ｏ・・・入出力端子
【発明の属する技術分野】
本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来技術】
従来、薄膜コンデンサには、一対の電極、例えば、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又はドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同ように、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。これにより支持基板から下部電極層、薄膜誘電体層、上部電極層かが積層された容量形成領域が形成される。また、容量形成領域上に保護層を形成し、下部電極層や上部電極層の延出部分にハンダ端子部を形成することにより、表面実装が可能になる。
【０００３】
また、薄膜誘電体層の材料として、（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位（直流バイアスなどの印加電圧）を与えて、薄膜誘電体層の誘電率を変化させて、容量を変化させていた。このように直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献１（特開平１１−２６０６６７号）に開示されている。
【０００４】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。このような高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【特許文献１】
特開平１１−２６０６６７号公報
【特許文献２】
特表平８−５０９１０３号公報
【０００５】
【発明が解決しようとする課題】
上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。このような容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じるようになる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、そのため、には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【０００６】
また、高周波信号ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。このような耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、薄膜誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【０００７】
また、薄膜コンデンサを作製する際には、通常、下部電極層、薄膜誘電体層、上部電極層の他に、保護層や半田バリア層など他の機能を有する層を順次被着していく。しかし、層の数が多くなればなるほど、フォトリソグラフィでの位置ずれ、エッチングの際の下の層へのダメージといった問題の他、層の数が増えることで応力が増大し、結果、膜にクラックが生じるなど、特性不良や信頼性が低下してしまうという問題点がある。さらに、絶縁層を挟んで上下の層の電気的に接続するためにビアホールを設ける場合、ビアホール導体の周囲段差が生じるため断線が起こる可能性がある。
【０００８】
本発明の目的は上述の問題点を解決するために、高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きく、さらに断線を防ぎ、特性不良や信頼性の低下を抑制できる容量可変薄膜コンデンサを提供することにある。
【０００９】
本発明のさらに別の目的は上述の容量可変薄膜コンデンサを用いて相互変調歪みが小さく、耐電力に優れ、温度特性の良い高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、支持基板に、一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層とから成る第１乃至第Ｎの可変容量素子を形成するとともに、
前記第１の可変容量素子の入力端子側端子部と第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインと、
前記第Ｎの可変容量素子の出力端子側端子部と第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサにおいて、
前記第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点及び第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の一方電極と他方の可変容量素子の他方電極とが重畳して形成されるとともに、前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点を構成する一方電極に各々接続されていることを特徴とする容量可変薄膜コンデンサである。但し、ｉ、ｎは整数とし、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ とする。
【００１１】
また、前記第１乃至Ｎ個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から成る２つ以上の容量形成領域が互いに直列接続されて構成されている。
【００１２】
また、前記第ｉの入力端子側バイアスライン並びに第ｉの出力端子側バイアスラインは、前記接続点の下部電極層に薄膜抵抗を介して接続している。
【００１３】
前記薄膜抵抗は、窒化タンタルからなる。
【００１４】
前記薄膜抵抗はＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなる。
【００１５】
前記薄膜抵抗は、Ａｕ、Ｐｔなどの貴金属薄膜からなる。
【００１６】
前記薄膜抵抗は、Ｎｉ、Ｆｅ等の強磁性体薄膜からなる。
【００１７】
前記薄膜抵抗は、酸化物導電体、窒化物導伝体または半導体からなる。
【００１８】
前記薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚからなる。
【００１９】
第１の可変容量素子の一方電極は入力端子であり、且つ第Ｎの可変容量素子の他方電極は出力端子である。
【００２０】
前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。
【００２１】
上述の容量可変薄膜コンデンサが、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられる高周波部品である。
【作用】
本発明の容量可変薄膜コンデンサは、支持基板に、一対の電極の一方電極である下電極層、印加電圧により誘電率が変化する薄膜誘電体層、一対の電極の一方電極である上部電極層を順次積層して構成されるとともに、互いに直列接続してなる第１乃至第Ｎの可変容量素子と、前記第１の可変容量素子の入力端子側端子部と第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインと、前記第Ｎの可変容量素子の出力端子側端子部と第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインをそれぞれ形成した容量可変薄膜コンデンサである。このような構造では、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、高周波信号の電圧が可変容量素子に印加されても、その電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることができる。
【００２２】
また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することができる。このことから、直流バイアスによる容量の変化は大きく保つことができる。
【００２３】
また、前記第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点及び第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の下部電極層と他方の可変容量素子の上部電極層とが重畳して形成されるとともに、前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点の下部電極層に各々接続されていることから、各バイアスラインを直列接続された容量可変素子上に設ける場合に必要な絶縁膜が不要となり、素子を構成する層の数を低減し、膜のクラックなどによる特性不良、信頼性の低下を抑制することができ、製造工程も簡略化する。
【００２４】
また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインは支持基板に直接形成された下部電極層などの一方電極に接続されていることから、バイアスラインの接続に厚み方向の接続を行うビアホールなどの形成の必要はなく、段差が生じないため、断線の可能性がない信頼性の高い構造となる。
【００２５】
また、第１乃至Ｎ個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から構成される２つ以上の容量形成領域を有し、該２つ以上の容量形成領域が互いに直列接続されて構成されていることを特徴とする薄膜コンデンサであることから、全てのバイアスラインが下部電極層と接続されて、接続時にビアホールなどが必要ないことに加えて、それぞれの可変容量素子を構成する誘電体薄膜の厚みを薄くできるので、成膜時間、加工時間の短縮が可能になる。
【００２６】
また、容量可変薄膜コンデンサ素子を構成する各可変容量素子に印加電圧を供給するための第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインで、各可変容量素子に交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できる。このため、個々の可変容量素子の容量変化率を最大限に利用できる。
【００２７】
また、第ｉの入力端子側バイアスライン並びに第ｉの出力端子側バイアスラインは、前記接続点の例えば一方電極である下部電極層に薄膜抵抗を介して接続されている。即ち、バイアスラインを高抵抗とすることができ、バイアスラインに高周波信号が入り込むことはなく、直流電流が可変容量素子を流れることがないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることができ、各可変容量素子の高周波信号による容量変化率のバラツキを抑えることができる。
【００２８】
また、薄膜抵抗を窒化タンタルとすることにより、比抵抗が高く、経時的にも安定した薄膜抵抗を形成でき、素子の小型化、信頼性の向上に有効である。
【００２９】
また、薄膜抵抗は、Ｎｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜で形成することにより、比較的短い抵抗線でも高抵抗が達成できる。また、前記薄膜抵抗を、Ａｕ、Ｐｔなどの貴金属薄膜で形成することにより、極めて薄い膜にした場合、完全な膜とせず、微小な島状の金属塊からなる膜とすれば、膜厚の減少に伴って抵抗値が急激に増加することができる。これにより、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れた薄膜抵抗、バイアスラインを得ることができ、例えば下部電極層と同一工程でこのような薄膜抵抗を形成でき、製造の簡略化が可能となる。
【００３０】
また、薄膜抵抗は、Ｎｉ、Ｆｅ等の強磁性体薄膜からなっている。強磁性体では透磁率が大きいため、表皮深さが常磁性体よりも小さくなる傾向がある。従って、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため高抵抗の薄膜抵抗を作製できる。また、酸化物導電体、窒化物導伝体または半導体のいずれかとすることにより、支持基板との密着性のよい薄膜抵抗を作製することができる。
【００３１】
また、薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚで構成するとこにより、容量変化率が大きく損失が小さい容量可変薄膜コンデンサとなる。
【００３２】
また、第１の可変容量素子の一方電極は入力端子であり、且つ第Ｎの可変容量素子の他方電極は出力端子である。これにより、可変容量素子の直列接続構造を簡略化することができる。
【００３３】
また、入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されている。これにより、素子構造が簡略化される。
【００３４】
また、上述の可変容量素子を高周波用電圧制御型共振器の一部（共振回路の一部として）に、または、共振回路どうしを結合する手段として用いる。これにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器や電圧制御型高周波フィルタ、アンテナ共用器を達成できる。
【００３５】
【発明の実施の形態】
以下、本発明の可変容量薄膜コンデンサを図面に基づいて詳説する。尚、図面には、可変容量素子の素子数が３つ（Ｎ＝３）の可変容量薄膜コンデンサを用いて説明する。
【００３６】
図１、図２は本発明の容量可変薄膜コンデンサを示したものである。図１は透視状態の平面図であり、図２は図１でのＡ−Ａ‘における断面図である。尚、図１、図２では、一対の電極と、この一対の電極に挟まれた薄膜誘電体層から成る可変容量素子が、下部電極層、薄膜誘電体層、上部電極層が積層された構造で説明する。
【００３７】
図１、図２において、１は支持基板であり、２は下部電極層であり、３ａ、３ｂは導体ライン（入力端子側バイアスライン、出力端子側バイアスライン）であり、４は薄膜誘電体層であり、５は上部電極層であり、６は薄膜抵抗であり、７は絶縁層であり、８は引き出し電極層であり、９は保護層であり、１０は半田拡散防止層であり、１１は端子部である。また図１において、Ｃ１〜Ｃ３は、印加電圧（バイアス電圧）により容量が変化する可変容量素子を示す。
【００３８】
支持基板１は、アルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板１の上に各々の可変容量素子Ｃ１〜Ｃ３に対応した３つの下部電極層２、薄膜誘電体層４、上部電極層５を順次積層されている。具体的には、支持基板１上に、下部電極層２となる導体膜、薄膜誘電体層４となる誘電体膜、上部電極層５となる導体膜を順次積層形成し、全層成膜終了後、上部側の上部電極層５、薄膜誘電体層４、下部電極層２を順に所定形状にエッチング処理する。これにより、所定形状の下部電極層２、薄膜誘電体層４、上部電極層５を形成できる。尚、下部電極層２のエッチング時には、例えばその形状を可変容量素子の容量形成領域以外にも延びるように形成し、導体ライン３ａ、３ｂや端子部１１の下地層を形成してもよい。
【００３９】
下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、高融点であることが必要である。具体的には、Ｐｔ、Ｐｄなどである。さらに、下部電極層２のスパッタ終了後、薄膜誘電体層４のスパッタ温度である７００〜９００℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な膜となる。
【００４０】
下部電極層２の厚みは、端子部１１から例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、０．１μｍ〜１０μｍである。０．１μｍよりも薄くなると、電極層自身の抵抗が大きくなるほか、電極の連続性が確保できなくなる可能性がある。一方、１０μｍより厚くすると、支持基板１との密着性が低下したり、支持基板１のそりを生じる恐れがある。
【００４１】
薄膜誘電体層４は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率の誘電体層である。この薄膜誘電体層４は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを所望の厚みになる時間まで行う。基板温度を高く、例えば８００℃としてスパッタリングを行うことにより、スパッタ後の熱処理を行うことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層が得られる。
【００４２】
上部電極層５の材料としては、電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上のため、に、Ｐｔなどを密着層として用いることが望ましい。この上部電極層５の厚みは０．１μｍ〜１０μｍとなっている。厚みの下限については、下部電極層２と同ように、電極自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。
【００４３】
導体ライン３ａ、３ｂは、入力端子側バイアスラインや出力端子側バイアスラインの一部（導体部分）を成すなすものであり、薄膜抵抗６と入力端子Ｉ、出力端子Ｏを結合するためのものである。この導体ライン３ａ、３ｂは、上述の下部電極層２、薄膜誘電体層４、上部電極層５を形成した後、新たに成膜して得ることができる。その際には、リフトオフ法を用いることが望ましい。
【００４４】
この導体ライン３ａ、３ｂの材料としては、バイアスラインとしての抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗６の抵抗が十分高い場合には、Ｐｔなど、下部電極層２と同一の材料でもよい。
【００４５】
次に、薄膜抵抗６を形成する。薄膜抵抗６の材料としては、高抵抗率、安定性の面から、窒化タンタルが好適である。窒化タンタルは、Ｔａをターゲットとして、窒素を加えてスパッタを行う、リアクティブスパッタ法により、所望する組成比、抵抗率の膜を成膜することができる。膜厚は、シート抵抗を考慮して設定され、所望の抵抗値が得られる厚みであれば、制限はない。また、スパッタ終了後、レジストを塗布、所定の形状にした後、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法により、簡便にパターニングすることができる。
【００４６】
導体ライン３を用いずに、薄膜抵抗のみでバイアスラインを形成することもできる。その際には、材料として、窒化タンタルの他にも、Ｎｉ−Ｃｒ合金などの高抵抗合金、Ａｕ、Ｐｔなどの貴金属材料、Ｎｉ、Ｆｅなどの強磁性体材料なども、厚みを制御して用いることができる。
【００４７】
これら薄膜抵抗６を含む導体ライン３ａ、３ｂは、支持基板１上に直接形成されている。これにより、可変容量素子Ｃ１〜Ｃ３を構成する下部電極層２、上部電極層４、引き出し電極層８との絶縁を確保するための絶縁層が不要となり、可変容量素子Ｃ１〜Ｃ３を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗を用いることにより、形状を大きくすることなく、可変容量素子Ｃ１〜Ｃ３を作製することができる。
【００４８】
ここで、薄膜抵抗６を含む導体ライン３ａ、３ｂの抵抗値について、図１、２を用いて説明する。図３は、可変容量薄膜コンデンサの等価回路であり、図４は、直流に対する可変容量素子Ｃ１〜Ｃ３をそれぞれ絶縁抵抗Ｒｐ１、Ｒｐ２、Ｒｐ３に置き換えた等価回路である。尚、図では、バイアスラインの抵抗値をＲ１、Ｒ２とする。また端子部１１の入力側をＩ、出力側をＯ、入力端子側バイアスラインをＶ１、出力端子側バイアスラインＶ２とする。
【００４９】
抵抗成分Ｒ１、Ｒ２の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ３にかかる電圧が、バイアスラインがない場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図４の抵抗により分圧されるので、
可変容量素子Ｃ１について考えると、Ｒｐ１／（Ｒ２＋Ｒｐ１）＞Ｒｐ１／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ２＜Ｒｐ２＋Ｒｐ３となるようにする。
同ように、可変容量素子Ｃ２について考えると
Ｒｐ２／（Ｒ１＋Ｒ２＋Ｒｐ２）＞Ｒｐ２／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ１＋Ｒ２＜Ｒｐ１＋Ｒｐ３となるようにする。
同ように、可変容量素子Ｃ３について考えると
Ｒｐ３／（Ｒ１＋Ｒｐ３）＞Ｒｐ３／（Ｒｐ１＋Ｒｐ２＋Ｒｐ３）が必要となり、Ｒ１＜Ｒｐ２＋Ｒｐ３となるようにする。
ここでＲ１＝Ｒ２＝Ｒ、Ｒｐ１＝Ｒｐ２＝Ｒｐ３＝Ｒｐ＝１ＧΩとすると
Ｒ＜Ｒｐ＝１ＧΩ
が得られる。各可変容量素子Ｃ１〜Ｃ３にかかるバアイス電圧が１／１０になる抵抗値を限界とすると、Ｒ＜１００ＭΩとなる。
また、時定数の４倍が応答時間より小さいことを要求すると、
Ｔ＜４×２×ＲＣよりＲ＜Ｔ／８Ｃとなり、ここで応答時間１０μｓ、容量２ｐＦとすると
Ｒ＜１０×１０−６／８×（２×１０−１２）＝６２５ｋΩ
となる。仮に、応答時間がｍｓ程度でよければ上限は６２ＭΩ程度となる。
【００５０】
また、抵抗成分Ｒ１、Ｒ２の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ３であるためには、Ｒ１よりＣ１＋Ｃ２の合成インピーダンスが小さくなる周波数が使用周波数より小さく、Ｒ２よりＣ２＋Ｃ３の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
即ち、Ｒ１＞（Ｃ１＋Ｃ２）／（ω×Ｃ１×Ｃ２）
Ｒ２＞（Ｃ２＋Ｃ３）／（ω×Ｃ２×Ｃ３）
ここでＲ１＝Ｒ２＝Ｒ、Ｃ１＝Ｃ２＝Ｃ３＝２ｐＦ、使用周波数を２ＧＨｚとすると
Ｒ＞２Ｃ／ωＣ２＝２／ωＣ＝８０Ω
また、使用周波数の１／１０までコンデンサであるためには、Ｒ＞８００Ωが必要となる。
【００５１】
以上より薄膜抵抗６を含むバイアスラインＶ１、Ｖ２の抵抗値は、数１００Ωから１００ＭΩ程度の範囲であればよいことになる。図１において、導体ライン３ａ、３ｂ自身の抵抗値が低い場合、バイアスラインＶ１、Ｖ２の抵抗値はほぼ薄膜抵抗６の抵抗値と等しくなる。すなわち、薄膜抵抗６の抵抗値は、数１００Ω〜１００ＭΩ程度の範囲であれば良い。
【００５２】
次に、絶縁層７を形成する。この絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。材料は、樹脂やＳｉＯ２、Ｓｉ３Ｎ４など、絶縁性の高いものであれば、特に制約はないが、素子の耐湿性を向上させるために、ＳｉＯ２やＳｉ３Ｎ４を用いるのが好ましい。これらは、被覆性を考慮して、化学吸着体積法（ＣＶＤ）などにより、成膜することが望ましい。
【００５３】
絶縁層７は、通常のレジストを用いるドライエッチング法などにより、所望の形状にすることができる。上部電極層および半田端子部のみを露出することが、耐湿性向上の観点から好ましい。
【００５４】
次に、引き出し電極層８を形成する。引き出し電極層８は、上部電極層５と隣接する可変容量素子の下部電極層２または例えば出力側の端子部１１を連結させて、第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３を直列接続するものである。このように接続することにより、入力端子側バイアスラインＶ１及び出力端子側バイアスラインＶ２は全て下部電極層２と接続されることになり、バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。また、材料としては、Ａｕ、Ｃｕなどの低抵抗な金属を用いることが望ましい。また、絶縁層７との密着性を考慮して、Ｔｉ、Ｎｉなどの密着層を使用することは、引き出し電極層８の抵抗を大きく増大させない範囲内で差し支えない。
【００５５】
次に、保護層９を形成する。保護層９は、可変容量素子Ｃ１〜Ｃ３を外部から機械的に保護するほか、薬品等による汚染から保護する。保護層９の形成時には、端子部１１を露出するようにする。材料としては、耐熱性が高く、段差に対する被覆性に優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂などを用いる。
【００５６】
半田拡散防止層１０は、半田端子形成の際のリフローや実装の際に、半田の電極への拡散を防止するために形成する。材料としては、Ｎｉが好適である。また、半田拡散防止層の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ、Ｃｕなどを０．１μｍ程度形成する場合もある。
【００５７】
最後に、外部接続用端子１１ａ、１１ｂを形成する。これは、実装を容易にするために形成する。半田ペーストを印刷後、リフローを行うことにより、形成するのが一般的である。
【００５８】
以上述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ３が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ３は、導体ライン３ａ、３ｂ、薄膜抵抗６とからなる所定抵抗値を有するバイアスラインＶ１、Ｖ２で接続されることにより、直流的には並列接続されている。
【００５９】
また、バイアスラインＶ１、Ｖ２を支持基板１上に直接形成することにより、可変容量素子Ｃ１〜Ｃ３を構成する層の数が低減されている。
【００６０】
また、上述の容量可変薄膜コンデンサは、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引き出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００６１】
図５、図６は本発明の別の容量可変薄膜コンデンサを示したものである。図５は透視状態の平面図であり、図６は図５でのＡ−Ａ‘における断面図である。
【００６２】
本実施例では、図１〜図４に示す可変容量素子Ｃ１〜Ｃ３の構成が相違する。即ち、図６から秋からのように、図３に示す可変容量素子Ｃ１が、互いに直列接続された２つの可変容量素子Ｃ１１、Ｃ１２で構成され、図３に示す可変容量素子Ｃ２が、互いに直列接続された２つの可変容量素子Ｃ２１、Ｃ２２で構成され、図３に示す可変容量素子Ｃ３が、互いに直列接続された２つの可変容量素子Ｃ３１、Ｃ３２で構成されている。これに伴い、図５に示す下部電極層２、薄膜誘電体層４、上部電極層５、引出し電極層８の構造が相違する。例えば、可変容量素子Ｃ１１を構成上部電極５は、引出し電極層８を介して可変容量素子Ｃ１２を構成する上部電極層５に接続し、可変容量素子Ｃ１２を構成する下部電極層２は、可変容量素子Ｃ２１の下部電極層２と共通化されている。以下の可変容量素子Ｃ２１〜Ｃ３２についても同様である。
【００６３】
尚、入力端子側バイアスラインＶ１、出力端子側バイアスラインＶ２については図１〜図４に示す構造と同一であり、本実施例では、可変容量素子Ｃ１１と可変容量素子Ｃ１２とが対を成して、可変容量素子Ｃ２１と可変容量素子Ｃ２２とが対を成して、可変容量素子Ｃ３１と可変容量素子Ｃ３２とが対を成して、印加電圧（直流バイアス）が供給されることなる。
【００６４】
以上、述べた容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１１〜Ｃ３２が高周波的には、直列接続され、しかも各可変容量素子Ｃ１〜Ｃ３は、主として薄膜抵抗６で設定される抵抗値を有するバイアスラインＶ１、Ｖ２で接続されることにより、直流的には並列接続されている。また、バイアスラインを支持基板上に直接形成することにより、素子を構成する層の数が低減されている。
【００６５】
また、可変容量素子Ｃ１１〜Ｃ３２は、可変容量素子Ｃ１〜Ｃ３に対して直流バイアス成分の電界が、例えば１／２となってしまう。このため、可変容量素子Ｃ１１〜Ｃ３２を構成する薄膜誘電体層２の厚みを１／２にすることにより、可変容量素子Ｃ１〜Ｃ３と同一の容量変化率が得られることになる。
【００６６】
また、上述の実施例では、可変容量素子Ｃ１〜Ｃ３、Ｃ１１〜Ｃ３２の容量形成領域が、下部電極層２、薄膜誘電体層４、上部電極層５が積層方向に対向した領域で形成されている。しかし、この構造に限るだけでなく、薄膜誘電体層２の両端部にそれぞれ接続する一対の電極でもって容量形成領域を形成してもよい。この場合、先に一対の電極を形成しておき、その一対の電極層を跨ぐように薄膜誘電体層２を形成してもよいし、また、先に薄膜誘電体層を形成しておき、この薄膜誘電体層の対向する両端部にそれぞれ一対の電極を重畳するようにしても構わない。また、一対の電極をもって可変容量素子Ｃ１〜Ｃ３を形成した場合でも、可変容量素子Ｃ１〜Ｃ３を直列接続するため接続部分には、一対の電極層の一方電極が存在して、支持基板１上に直接形成される部位を有している。この部位に導体ライン３ａ、３ｂを形成すればよい。
【００６７】
また、上述の実施例では、３素子の可変容量素子Ｃ１〜Ｃ３や、この２素子の可変容量素子をさらに２素子づつ直列接続させた６素子の可変容量素子Ｃ１１〜Ｃ３２を用いて説明したが、３素子以外に５素子、７素子の可変容量素子を有するものでもよい。このとき、入力端子側バイアスラインＶ１は、入力端子側から偶数番目の可変容量素子と奇数番目の可変容量素子との接続部間どうし及び入力端子と第２の可変容量素子と第３の可変容量素子との接続部との間に形成する。また、出力端子側バイアスラインＶ２は、奇数番目の可変容量素子と偶数番目の可変容量素子との接続部間どうし及び出力端子と最終から２番目の可変容量素子と最終から３番目のとの接続部との間に形成する。このとき、それぞれの間には、薄膜抵抗を介在させればよい。
【００６８】
【実施例】
支持基板１としてサファイアＲ基板上に、下部電極層２としてＰｔを、基板温度５００℃でスパッタ法にて成膜した。薄膜誘電体層４として（Ｂａ０．５Ｓｒ０．５）ＴｉＯ３からなるターゲットを用い、基板温度は８００℃、成膜時間は１５分で、同一バッチで成膜した。成膜開始前に、Ｐｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層５としてＰｔおよびＡｕ電極層を同一バッチで成膜した。次に、レジストを塗布し、フォトリソグラフィによりレジストを所定の形状に加工した後、ＥＣＲ装置により上部電極層５をエッチングした。その後、同ように薄膜誘電体層４、下部電極層２をエッチングし、３つの容量形成領域を形成した。尚、下部電極層２の形状は、導体ライン３ａ、３ｂを含むものとした。
【００６９】
次に、薄膜抵抗６として、窒化タンタルをスパッタ法にて１００℃で成膜した。スパッタ後、レジストをフォトリソグラフィにより所定の形状にした後、ＲＩＥ装置を用いてエッチングを行い、レジスト層を除去した。
【００７０】
次に、絶縁層７として、ＳｉＯ２膜をＴＥＯＳガスを原料とするＣＶＤ装置により成膜した。レジストを加工した後、ＲＩＥにより、所定の形状にエッチングを行った。
【００７１】
次に引き出し電極層８として、ＮｉおよびＡｕをスパッタにて成膜し、所定の形状に加工し、３つの可変容量素子Ｃ１〜Ｃ３が直列接続した可変容量薄膜コンデンサを形成した。尚、最後に保護層９、半田拡散防止層１０、半田端子部１１ａ、１１ｂを形成した。保護層９には、ポリイミド樹脂を、半田拡散防止層１０にはＮｉを用いた。
ＬＣＲメーターおよびインピーダンスアナライザによる測定の結果、容量は低周波では約１８ｐＦであり、高周波では約２ｐＦであり、容量変化率はＤＣ３Ｖ印加時で約２０％であった。即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００７２】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みを小さく抑えることができる容量可変薄膜コンデンサ素子となる。さらに、バイアスラインを支持基板上に直接形成するとともに、また高抵抗の薄膜抵抗を用いることより、素子形状を大きくすることなく、層数を低減し、特性、信頼性を向上させることが可能となる。さらに、入力端子側バイアスライン及び出力端子側バイアスラインを一対電極の一方電極である下部電極層と接続されている。このことにより、入出力端子側バイアスラインの接続にビアホールなどは必要なく、段差が生じないため、断線の可能性が小さくなる。
【００７３】
また、共振回路の一部に上述の可変容量薄膜コンデンサを用い、また、共振回路部どうしを結合する手段に容量可変薄膜コンデンサを用いることにより、直流バイアスの印加により周波数特性を大きく変化でき、高周波信号による周波数特性の変化、ノイズ、非線形歪みを抑えることができ、その結果、波形歪、相互変調歪みノイズを小さく抑え、耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図１】本発明の容量可変薄膜コンデンサの平面図である。
【図２】図１のＡ−Ａ‘線の断面図である。
【図３】本発明の容量可変薄膜コンデンサの等価回路である。
【図４】本発明の容量可変薄膜コンデンサの容量形成部を抵抗に置き換えた等価回路である。
【図５】本発明の別の容量可変薄膜コンデンサの平面図である。
【図６】図５のＡ−Ａ‘線の断面図である。
【図７】本発明の別の容量可変薄膜コンデンサの等価回路である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３ａ、３ｂ・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
６・・・薄膜抵抗
７・・・絶縁体層
８・・・引き出し電極層
９・・・保護層
１０・・・半田拡散防止層
Ｃ１、Ｃ２、Ｃ３、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ１２、Ｃ２２、Ｃ３２・・・可変容量素子
Ｒ１、Ｒ２・・・バイアスラインの抵抗
Ｒｐ１、Ｒｐ２、Ｒｐ３・・・可変容量素子の抵抗成分
Ｉ、Ｏ・・・入出力端子
Claims (12)
- 支持基板に、一対の電極と、該一対の電極に挟まれ且つ印加電圧により誘電率が変化する薄膜誘電体層とから成る第１乃至第Ｎの可変容量素子を形成するとともに、
前記第１の可変容量素子の入力端子側端子部と第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインと、
前記第Ｎの可変容量素子の出力端子側端子部と第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサにおいて、
前記第２×ｉの可変容量素子−第２×ｉ＋１の可変容量素子の各接続点及び第２×ｉ−１の可変容量素子−第２×ｉの可変容量素子の各接続点は、互いに接続しあう一方の可変容量素子の一方電極と他方の可変容量素子の他方電極とが重畳して形成されるとともに、
前記各入力端子側バイアスライン及び出力端子側バイアスラインは支持基板上に直接形成され、且つ前記接続点を構成する一方電極に各々接続されていることを特徴とする容量可変薄膜コンデンサ。
但し、ｉ、ｎは整数とし、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ とする。 - 前記第１乃至Ｎ個の可変容量素子は、薄膜誘電体層を挟んで対向する一対の電極から成る２つ以上の容量形成領域が互いに直列接続されて構成されていることを特徴とする請求項１記載の容量可変薄膜コンデンサ。
- 前記第ｉの入力端子側バイアスライン並びに第ｉの出力端子側バイアスラインは、前記接続点の下部電極層に薄膜抵抗を介して接続していることを特徴とする請求項１乃至２に記載の容量可変薄膜コンデンサ。
- 前記薄膜抵抗は、窒化タンタルからなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ。
- 前記薄膜抵抗はＮｉ−Ｃｒ合金あるいはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗合金薄膜からなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ素子。
- 前記薄膜抵抗は、Ａｕ、Ｐｔなどの貴金属薄膜からなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ。
- 前記薄膜抵抗は、Ｎｉ、Ｆｅ等の強磁性体薄膜からなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ。
- 前記薄膜抵抗は、酸化物導電体、窒化物導伝体または半導体からなることを特徴とする請求項３に記載の容量可変薄膜コンデンサ。
- 前記薄膜誘電体層が（Ｂａｘ，Ｓｒ１−ｘ）ｙＴｉ１−ｙＯ３−ｚからなることを特徴とする請求項１乃至２に記載の容量可変薄膜コンデンサ。
- 前記第１の可変容量素子の一方電極は入力端子であり、且つ第Ｎの可変容量素子の他方電極は出力端子であることを特徴とする請求項１乃至２に記載の容量可変薄膜コンデンサ。
- 前記入力端子は、高周波信号の信号入力端子と直流バイアス供給端子とが共用されていることを特徴とする請求項１乃至２に記載の容量可変薄膜コンデンサ。
- 請求項１乃至２に記載の容量可変薄膜コンデンサが、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026482A JP3898648B2 (ja) | 2003-02-03 | 2003-02-03 | 容量可変薄膜コンデンサ及び高周波部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026482A JP3898648B2 (ja) | 2003-02-03 | 2003-02-03 | 容量可変薄膜コンデンサ及び高周波部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004241439A true JP2004241439A (ja) | 2004-08-26 |
| JP3898648B2 JP3898648B2 (ja) | 2007-03-28 |
Family
ID=32954475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003026482A Expired - Fee Related JP3898648B2 (ja) | 2003-02-03 | 2003-02-03 | 容量可変薄膜コンデンサ及び高周波部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3898648B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128302A (ja) * | 2004-10-27 | 2006-05-18 | Kyocera Corp | 可変容量コンデンサ |
| US8203198B2 (en) | 2006-03-01 | 2012-06-19 | Fujitsu Limited | Thin film capacitor device used for a decoupling capacitor and having a resistor inside |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4502609B2 (ja) * | 2003-07-28 | 2010-07-14 | 京セラ株式会社 | 可変コンデンサ |
-
2003
- 2003-02-03 JP JP2003026482A patent/JP3898648B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128302A (ja) * | 2004-10-27 | 2006-05-18 | Kyocera Corp | 可変容量コンデンサ |
| JP4651355B2 (ja) * | 2004-10-27 | 2011-03-16 | 京セラ株式会社 | 可変容量コンデンサ |
| US8203198B2 (en) | 2006-03-01 | 2012-06-19 | Fujitsu Limited | Thin film capacitor device used for a decoupling capacitor and having a resistor inside |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3898648B2 (ja) | 2007-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6806553B2 (en) | Tunable thin film capacitor | |
| EP2166549B1 (en) | Capacitor, resonator, filter device, communication device and electric circuit | |
| JP2006196871A (ja) | 薄膜コンデンサおよび可変容量コンデンサならびに電子部品 | |
| JPWO2008001914A1 (ja) | 可変容量コンデンサアレイ，可変容量コンデンサアレイ装置及び回路モジュール | |
| JP4566012B2 (ja) | 可変容量コンデンサ，回路モジュールおよび通信装置 | |
| JP4502609B2 (ja) | 可変コンデンサ | |
| JP4749052B2 (ja) | 可変容量コンデンサ，回路モジュールおよび通信装置 | |
| US7002435B2 (en) | Variable capacitance circuit, variable capacitance thin film capacitor and radio frequency device | |
| JP3898648B2 (ja) | 容量可変薄膜コンデンサ及び高周波部品 | |
| JP3898638B2 (ja) | 容量可変薄膜コンデンサ及び高周波部品 | |
| JP3898637B2 (ja) | 容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品 | |
| US7009276B2 (en) | Thin film capacitor, thin film capacitor array and electronic component | |
| JP2006303389A (ja) | 薄膜コンデンサ素子および薄膜コンデンサアレイ | |
| JP3898631B2 (ja) | 容量可変薄膜コンデンサ及び高周波部品 | |
| JP4307141B2 (ja) | 容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品 | |
| JP4535817B2 (ja) | 薄膜コンデンサ、薄膜コンデンサアレイおよび電子部品 | |
| JP2008211064A (ja) | 可変容量コンデンサアレイ及び可変容量コンデンサリレー | |
| JP2006066647A (ja) | 可変コンデンサ | |
| JP4157375B2 (ja) | 可変容量コンデンサ及びそれを用いた高周波部品 | |
| JP4766956B2 (ja) | 可変コンデンサおよびその製造方法 | |
| JP4651355B2 (ja) | 可変容量コンデンサ | |
| JP6416102B2 (ja) | 可変容量デバイスおよび通信装置 | |
| JP3958173B2 (ja) | 可変コンデンサ装置 | |
| JP4493405B2 (ja) | 可変コンデンサ，回路モジュールおよび通信装置 | |
| JP2004241440A (ja) | 可変容量コンデンサ及びそれを用いた高周波部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3898648 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140105 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |