JP6416102B2

JP6416102B2 - 可変容量デバイスおよび通信装置

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Publication number: JP6416102B2
Application number: JP2015541547A
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Inventors: 森戸　健太郎; 健太郎森戸; 大基石井; 真志夏目; 倫和池永
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Description

本発明は、可変容量デバイスおよびそれを用いた通信装置に関する。

常誘電体であるチタン酸ストロンチウム薄膜や、強誘電体であるチタン酸ストロンチウムバリウム薄膜は半導体プロセスにて使用されるＳｉＯ₂薄膜やＳｉＮ薄膜に比べ高い誘電率を有する。このため回路の小面積化に適した材料と考えられる。この高誘電率を有する薄膜は、印加する直流電圧に伴い容量が低下するという特徴を有する。

このような薄膜の特徴を素子として利用したデバイスが可変容量デバイスである。この可変容量デバイスには、上で述べたような薄膜を導電体層で挟むように形成された可変容量素子を複数直列に接続し、各可変容量素子の一端を制御電圧を印加するための端子に接続すると共に、他端をグランドに接地するための端子に接続するものが知られている。この可変容量デバイスでは、制御電圧を上昇させれば、上で述べた薄膜の作用で容量が低下する。

このような可変容量デバイスは、可変容量素子と、インダクタ成分及び抵抗成分を有する配線部とがそれぞれ少なくとも１つと、これらに直流電圧を印加する配線部とを備えているため、その容量とインダクタンスとにより決まるＱ値（Quality Factor）が周波数特性を有する。また、一般に、容量とインダクタンスとを含む回路では、容量が大きくなるのに伴って、回路の共振周波数が低下する傾向を示す。

このように可変容量デバイスのＱ値に関する周波数特性は、当該可変容量デバイスを通過する信号の周波数帯域に対して適切であるとは限らない。とりわけ、信号の周波数帯域よりも低い周波数帯域に、可変容量デバイスのＱ値が極大となる周波数がある場合には、当該可変容量デバイスが用いられている回路の効率を大きく低下させる。

米国特許第６６７４３２１号明細書特開２０１１−１１９４８２号公報特開２００６−１９６７０４号公報

従って、本発明の目的は、一側面によれば、使用する周波数帯域における、可変容量デバイスのＱ値を高めることである。

本発明に係る可変容量デバイスは、（Ａ）直列に接続された複数の第１の可変容量素子を含む第１のシグナルラインと、（Ｂ）直列に接続された複数の第２の可変容量素子を含む第２のシグナルラインと、（Ｃ）複数の第１の可変容量素子及び複数の第２の可変容量素子の各々に第１の直流電圧を印加するための第１のバイアスラインと、（Ｄ）複数の第１の可変容量素子及び複数の第２の可変容量素子の各々に第２の直流電圧を印加するための第２のバイアスラインとを有する。そして、第１のバイアスラインと第２のバイアスラインとのうち少なくともいずれかの一部分が、複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の間を通過するように配置される。

このように複数のシグナルラインを導入することでＱ値を高めることができる。なお、シグナルライン全体は水平方向に伸びるが、それに含まれる可変容量素子は垂直方向に積層して形成されるので、可変容量素子間には空きスペースが存在する。本実施の形態では、このスペースを用いてバイアスラインの引き回しを行うため、空間利用効率が高く、小さなデバイスが形成できる。なお、第１の直流電圧は例えば制御電圧であり、第２の直流電圧は例えば０Ｖ（接地）である。

また、上で述べた第１のバイアスラインと第２のバイアスラインとのうち少なくともいずれかの一部分が、複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の各々に含まれる２つの電極層のいずれか一方と同一層で形成されるようにしても良い。このようにすれば、バイアスラインのために追加的に導体層を形成せずに済むため、コスト上昇を抑えられる。

また、上で述べた第１の可変容量素子の数が４以上であり、第２の可変容量素子の数が４以上であり、第１のバイアスラインの一部分が、複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の間を通過するように配置され、第２のバイアスラインの一部分が、複数の第２の可変容量素子のうち隣接する２つの第２の可変容量素子の間を通過するように配置され、複数の第１の可変容量素子における、上記２つの第１の可変容量素子の相対位置と、複数の第２の可変容量素子における、上記２つの第２の可変容量素子の相対位置とが、異なっている場合もある。このようにすれば、より空間利用効率が高いバイアスラインの引き回しが可能となる。

さらに、上で述べた第１のバイアスラインの一部分及び第２のバイアスラインの一部分が、複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の各々に含まれる２つの電極層のいずれか一方と同一層で形成される場合もある。このようにすれば、製造コストの上昇を抑制できる。

さらに、第１のバイアスラインの他の一部分が、上記２つの電極層の他方の層と同一層で形成される場合もある。バイアスラインの交差を避けるためである。

以上述べた構成については、以下の実施の形態にて具体的に説明されるが、実施の形態に限定されるものではない。

一側面によれば、使用する周波数帯域における、可変容量デバイスのＱ値を高めることができる。

図１は、可変容量デバイスに含まれる回路の基本等価回路を示す図である。図２は、可変容量デバイスの構成例を示す図である。図３は、Ｑ値の周波数特性の一例を示す図である。図４は、第１の実施の形態に係る可変容量デバイスの平面図である。図５は、第１の実施の形態に係る可変容量デバイスのＡＡ’断面を示す図である。図６は、シグナルラインを３本にする場合における可変容量デバイスの平面図である。図７は、シグナルラインをｎ本にする場合における可変容量デバイスの構成例を示す図である。図８は、第２の実施の形態に係る可変容量デバイスの平面図である。図９は、第２の実施の形態に係る可変容量デバイスのＢＢ’断面を示す図である。図１０は、第３の実施の形態に係る通信装置を示す概略図である。

本実施の形態に係る可変容量デバイス内に形成される回路の基本的な等価回路を図１に示す。

本実施の形態に係る可変容量デバイスのための回路は、直列に接続された可変容量素子Ｃ１乃至Ｃ４と、抵抗Ｒ１乃至Ｒ５とを有する。可変容量素子Ｃ１乃至Ｃ４は、その両端に印加される電圧が増加すると、容量値が減少する可変容量素子であり、例えばＢＳＴ（（Ｂａ，Ｓｒ）ＴiＯ₃）薄膜で形成される。なお、抵抗Ｒ１乃至Ｒ５は、高周波信号漏洩防止のための抵抗である。本実施の形態では、信号は、直列に接続された可変容量素子Ｃ１乃至Ｃ４に沿って流れるため、可変容量素子Ｃ１乃至Ｃ４のラインを、シグナルラインと呼ぶことにする。

抵抗Ｒ１乃至Ｒ３の一端はグランドに接続するための端子に接続されている。また、抵抗Ｒ１の他端は可変容量素子Ｃ１の一端に接続されており、抵抗Ｒ２の他端は可変容量素子Ｃ２及びＣ３の一端に接続されており、抵抗Ｒ３の他端は可変容量素子Ｃ４の一端に接続されている。さらに、抵抗Ｒ４及びＲ５の一端は制御電圧印加用の端子に接続されている。また、抵抗Ｒ４の他端は可変容量素子Ｃ１及びＣ２の他端に接続されており、抵抗Ｒ５の他端は可変容量素子Ｃ３及びＣ４の他端に接続されている。このような抵抗Ｒ１乃至Ｒ３を含むグランド側配線と、抵抗Ｒ４及びＲ５を含む制御電圧印加用配線とを、バイアスラインと呼ぶことにする。

本実施の形態では、１つの可変容量デバイス内に、シグナルラインを複数並列に設けることで、Ｑ値を上げる。例えば、シグナルラインが１本の場合における可変容量素子Ｃ１乃至Ｃ４の各容量値Ｃを、シグナルラインを２本にする場合Ｃ／２にし、シグナルラインを３本にする場合Ｃ／３にする。

例えば、２本のシグナルラインを設ける場合には、図１で示した回路をボックスで表すと、図２のように表される。図２に示すように、回路１０ａと回路１０ｂとを並列に設ける。ここで、図２からも分かるように、グランド側の端子と、制御電圧印加用の端子には、回路１０ａ及び１０ｂの側面からの配線で接続されるので、回路１０ａ及び１０ｂをまたぐような配線が行われることになる。このようにシグナルラインを並列化するのには、シグナルラインの側面に設けられるバイアスラインの配置に配慮しないと、デバイスサイズをより増大させたり、配線層を増加させることになって、コストが上昇してしまう。

なお、可変容量素子Ｃ１乃至Ｃ４の合成容量が１００ｐＦである場合と、シグナルラインを２本設けて１本のシグナルラインにおける可変容量素子Ｃ１乃至Ｃ４の合成容量が５０ｐＦである場合と、シグナルラインを４本設けて１本のシグナルラインにおける可変容量素子Ｃ１乃至Ｃ４の合成容量が２５ｐＦである場合について、Ｑ値の周波数特性を図３に示す。図３の横軸は周波数を表し、縦軸はＱ値を表す。このように、シグナルラインが増加するほど、Ｑ値が極大となる周波数が上昇することが分かる。従って、シグナルラインを増加させる効果は大きいことは明らかである。

そこで、一例として２本のシグナルラインを有する可変容量デバイスの平面図を図４に示す。なお、図４には、主要な部分のみ示しているので、基板やその他の非主要部については省略されている。

第１のシグナルラインは、上の層から順番に、配線層１０１ａ乃至１０１ｃと、上部電極１０３ａ乃至１０３ｄと、上部電極１０３ａ乃至１０３ｄの各々の下に形成された誘電体層と、下部電極１０２ａ及び１０２ｂとを有する。上部電極１０３ａ及び１０３ｄの数分、可変容量素子が形成されている。配線層１０１ａは、入力側の端子１２２に接続されており、配線層１０１ｃは、出力側の端子１２１に接続されている。

下部電極１０２ａは、抵抗膜１０４ａを介して、下部電極１０２ｂは、抵抗膜１０４ｂを介して、制御電圧印加用の端子１２３に接続される。一方、配線層１０１ａは、抵抗膜１０４ｃとバイアスラインの配線層１０５とを介して、グランド用の端子１２４に接続されている。また、配線層１０１ｂは、抵抗膜１０４ｄとバイアスラインの配線層１０５とを介して、グランド用の端子１２４と接続されている。また、配線層１０１ｃは、抵抗膜１０４ｅとバイアスラインの配線層１０５、１０８及び１０７とを介して、グランド用の端子１２４と接続されている。

また、第２のシグナルラインは、上の層から順番に、配線層１１１ａ乃至１１１ｃと、上部電極１１３ａ乃至１１３ｄと、上部電極１１３ａ乃至１１３ｄの各々の下に形成された誘電体層と、下部電極１１２ａ及び１１２ｂとを有する。ここでも上部電極１１３ａ及び１１３ｄの数分、可変容量素子が形成されている。配線層１１１ａは、入力側の端子１２２に接続されており、配線層１１１ｃは、出力側の端子１２１に接続されている。

下部電極１１２ａは、抵抗膜１１４ａ及びバイアスラインの配線層１０６を介して、制御電圧印加用の端子１２３に接続されている。また、下部電極１１２ｂは、抵抗膜１１４ｂ及びバイアスラインの配線層１０６を介して、制御電圧印加用の端子１２３に接続される。

一方、配線層１１１ａは、抵抗膜１１４ｃとバイアスラインの配線層１１６とを介して、グランド用の端子１２４に接続されている。また、配線層１１１ｂは、抵抗膜１１４ｄを介して、グランド用の端子１２４と接続されている。また、配線層１１１ｃは、抵抗膜１１４ｅとバイアスラ
インの配線層１１７とを介して、グランド用の端子１２４と接続されている。

本実施の形態では、第１のシグナルラインをまたがなければ、制御電圧印加用の端子１２３を第２のシグナルラインに接続できない。同様に、第２のシグナルラインをまたがなければ、グランド用の端子１２４を第１のシグナルラインに接続できない。

そこで、本実施の形態では、シグナルラインの配線層１０６の一部分は、上部電極１０３ｃを含む可変容量素子と、上部電極１０３ｄを含む可変容量素子との間を通過するように配置される。また、配線層１０６と、配線層１０１ａ乃至１０１ｃ及び１１１ａ乃至１１１ｃと同層で形成されるので、配線層が増加することはないため、コストアップが抑えられている。このように空いているスペースを有効に活用している。

また、シグナルラインの配線層１０５の一部分は、上部電極１１３ａを含む可変容量素子と、上部電極１１３ｂを含む可変容量素子との間を通過するように配置される。また、配線層１０５と、配線層１０１ａ乃至１０１ｃ及び１１１ａ乃至１１１ｃと同層で形成されるので、配線層が増加することはないため、コストアップが抑えられている。このように空いているスペースを有効に活用している。

なお、図４の例では、１つのシグナルラインに可変容量素子が４つ含まれており、配線層１０１ａ乃至１０１ｃが３つに分かれているため、配線層１０６が通過できるスペースが２カ所ある。同様に、配線１１１ａ乃至１１１ｃが３つに分かれているため、配線層１０５が通過できるスペースが２カ所ある。従って、同一線上に存在している２つのスペースを使用しても良いがデバイス全体の面積が大きくなるため、本実施の形態では、シグナルラインにおいて、入力側の端子１２２又は出力側の端子１２１からの距離（基準位置からの相対位置とも呼ぶ）が異なるスペースを使用するようにしている。

また、グランド用の端子１２４に接続される配線層１０５が、制御電圧印加用の端子１２３に接続される配線層１０６と交差するのを避けるために、下部電極１０２ａ及び１０２ｂ並びに１１２ａ及び１１２ｂと同層の配線層１０８が形成されて、当該配線層１０８を介して配線層１０５は当該配線層１０５と同層の配線層１０７と接続される。

次に、図５に、図４におけるＡＡ’線における断面図を示す。基板１３３上には、絶縁層１３４が形成され、当該絶縁層１３４上には、下部電極１０２ａ及び１０２ｂと、端子１２２に接続させる配線層１３５ａと、端子１２１に接続される配線層１３５ｂとが形成される。そして、下部電極１０２ａ上には、誘電体層１０９ａ及び上部電極１０３ａと、誘電体層１０９ｂ及び上部電極１０３ｂとが形成される。また、下部電極１０２ｂ上には、誘電体層１０９ｃ及び上部電極１０３ｃと、誘電体層１０９ｄ及び上部電極１０３ｄとが形成される。さらに、それらの上部には、配線層１０１ａ乃至１０１ｃと、配線層１０１ａ乃至１０１ｃと同層の配線層１０６とが形成される。なお、配線層１０１ａ乃至１０１ｃより下には層間絶縁膜１３６が形成される。また、配線層１０１ａ乃至１０１ｃより上には、保護膜１３７が形成される。このように、配線層１０６を形成するコストは抑えられている。

なお、基板１３３は、例えば、シリコン基板や、サファイア等の単結晶基板等である。この基板１３３上に、下部電極１０２の層、誘電体層１０９及び上部電極１０３の層を順次、基板１３３のほぼ全面に成膜する。これら各層の成膜終了後、上部電極１０３の層、誘電体層１０９および下部電極１０２の層を順次所定の形状にエッチングする。

誘電体層１０９の形成に高温スパッタが行われるため、下部電極１０２の層は、高融点である材料が用いられる。具体的には、Ｐｔ、Ｐｄ等の金属材料から成る。

さらに、下部電極１０２の層の高温スパッタによる形成後、誘電体層をスパッタ成膜する。

この時点で、容量素子のリーク電流特性安定化や改善のため大気中あるいは窒素あるいは酸素の各雰囲気下、４００−７００℃の温度で５−９０分程度熱処理を施しても良い。なお、下部電極１０２の層の厚みは、容量の抵抗成分を考慮した場合、厚いほうが好ましい。

誘電体層１０９は、少なくともＢａ，Ｓｒ，Ｔｉを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層であることが好ましい。この誘電体層１０９は、下部電極１０２の表面に形成されている。

例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行う。

誘電体層１０９との耐熱性や密着性向上のために、Ｐｔ等を上部電極１０３として用いることが望ましい。

上部電極１０３の厚みについては、下部電極１０２に比して素子の抵抗に直接大きな影響を与えないことから、あまり配慮しなくてもよいが、０．１乃至１０μｍ程度が目安となる。

上でも述べたように、グランド用の端子１２４に接続されるバイアスラインは、配線層１０５と薄膜抵抗である抵抗膜１０４とを含み、上部電極１０３に電気的に接続されている。一方、制御電圧印加用の端子１２３は、同様に配線層１０６と抵抗膜１０４を介して下部電極１０２に電気的に接続されている。

可変容量素子の損失成分はシグナルラインで決まるため、配線層１０８を含むバイアスラインには抵抗の高い下部電極を使っても問題は無い。

配線層１０１及び１０６は、下部電極１０２の層，誘電体層１０９及び上部電極１０３層を形成した後、層間絶縁膜１３６を形成後に新たに成膜することによって形成する。

その際には、既に形成した下部電極１０２の層、誘電体層１０９及び上部電極１０３の層を保護するために、リフトオフ法やめっきを用いることが望ましい。

抵抗膜１０４を構成する薄膜抵抗の材料としては、比抵抗が１ｍΩｃｍ以上であるものが望ましい。

このような高抵抗の材料を用いることにより、所望の抵抗を有する薄膜抵抗を小さな形状で作製することができ、小型集積化に有利となる。このような要求値に対して薄膜抵抗の具体的な材料としては、窒化タンタル、ＴａＳｉＮ、Ｔａ−Ｓｉ−Ｏが有効である。

例えば、ＴａとＳｉＮをターゲットとし窒素を雰囲気中に加えることで反応性スパッタリング法により、所望の組成比、抵抗率の薄膜抵抗を成膜できる。

さらに、この抵抗薄膜をスパッタリング法により成膜後、レジストを塗布して所定の形状にパターニングした後、これをマスクとして反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスを行うことにより、簡便に所定形状を得ることができる。

その後、端子１２１及び１２２との接続部を開口させて層間絶縁膜１３６を形成する。層間絶縁膜１３６には、有機系絶縁膜であるポリイミド、無機系絶縁膜であるスパッタＳｉＯ₂・Ａｌ₂Ｏ₃膜、ＣＶＤ−ＳｉＯ₂、あるいはそれらの積層膜などを用いる。

層間絶縁膜１３６をパターニング形成した後、入力側の端子１２２及び出力側の端子１２１と可変容量素子とを直列につなぐシグナルラインの配線層１０１ａ乃至１０１ｃの形成と、制御電圧印加用の端子１２３及びグランド用の端子１２４を抵抗膜１０４を介してつなぐバイアスラインの配線層１０６の形成を行う。この配線層１０１ａ乃至１０１ｃ及び１０６等の材料としては、低抵抗であるＣｕやＡｌなどが適している。厚みとしては、０．１μｍから２０μｍ程度である。

その後、端子１２１乃至１２４が形成される領域を除き耐湿を目的とした保護膜１３７を形成する。保護膜１３７は、無機系絶縁膜であるスパッタＳｉＯ₂、ＣＶＤ−ＳｉＯ₂、あるいは有機系絶縁膜であるポリイミド膜などである。最後に、端子１２１乃至１２４にＳｎなどのめっきを施すことで、可変容量素子群を含む回路が基板に実装される。

上では、シグナルラインが２本の例を示したが、例えばシグナルラインを３本にすると、例えば図６に示すようなレイアウトになる。基本的なレイアウトは、図４に示したものと同様であるから、詳細な説明は省略するが、制御電圧印加用のバイアスラインの配線層２０６は、上から２番目及び３番目のシグナルラインのために、図４よりも長くなっている。同様に、グランド用のバイアスラインの配線層２０５も、下から２番目及び３番目のシグナルラインのために、図４よりも長くなっている。なお、配線層２０５及び２０６が交差しないように、一部の配線層２０７ａ及び２０７ｂを下部電極と同一層に形成して、配線層２０５と配線層２０８ａ及び２０８ｂに接続されるようになっている。

このようにシグナルラインの数が増えても、図７に模式的に示すように、可変容量デバイス内で、バイアスラインが適切に引き回されて、各シグナルライン内の可変容量素子が機能する。

以上のように、バイアスラインのために配線層を増加させずに済んでいるので、コストの上昇を抑えられている。また、低εのポリイミド等を層間絶縁膜に使っているので、シグナルラインとバイアスラインとの間に電気的な結合がほとんど無いため、素子のインピーダンス周波数特性には影響が無い。

［実施の形態２］第１の実施の形態では、４つの可変容量素子が１つのシグナルラインに設けられる例を示した。可変容量素子の数は任意の数であっても良い。但し、一般的には２以上の偶数個の可変容量素子を設ける場合が多い。４以上であれば、第１の実施の形態で説明したように、バイアスラインを通過させるためのスペースが２カ所以上できるので、制御電圧印加とグランド接続のための２本のバイアスラインを通過させることができる。一方、１つのシグナルラインで２つの可変容量素子しか含まれないと、バイアスラインを通過させるためのスペースが１カ所しかなく、１本のバイアスラインについては、下部電極と同層で形成することになる。このようなケースを図８に示す。

基本的構造は図４と同様であるから詳細な説明については省略するが、制御電圧印加用の端子３２３に接続されたバイアスラインの下部配線層３０６は、下部電極と同層に形成され、上から１番目のシグナルラインを超えると、上部の配線層３０１ａ及び３１１ａと同層に形成されている配線層３０７と接続されて、さらに配線層３０７は、上から２番目のシグナルラインのための下部電極に抵抗膜を介して接続されている。

一方、グランド用の端子３２４に接続されるバイアスラインの配線層３０５は、上から２番目のシグナルラインにおける可変容量素子の間を通過して伸び、上から１番目のシグナルラインにおける上部の配線層３０１ａ等に、抵抗膜を介して接続している。

このようにすることでも、配線層を増加させずに済んでいるので、コストの上昇を抑えつつ、Ｑ値を上昇させることができる。

また、図８におけるＢＢ’線における断面図を図９に示す。図９で示すように、下部配線層３０６は、基板３３４上に形成された絶縁層３３３上に、第１のシグナルラインにおける上部の配線層３０１ａをくぐるように形成されている。この下部配線層３０６は、端子３２３に接続されており、さらに配線層３０７に接続されている。下部配線層３０６と上部の配線層３０１ａとの間には、層間絶縁膜３３２が形成されている。層間絶縁膜３３２は、無機系絶縁膜であるスパッタＳｉＯ₂・Ａｌ₂Ｏ₃膜、ＣＶＤ−ＳｉＯ₂、あるいはそれらの積層膜である。また、保護膜３３１は、無機系絶縁膜であるスパッタＳｉＯ₂、ＣＶＤ−ＳｉＯ₂、あるいは有機系絶縁膜であるポリイミド膜などである。

このような構成においても、複数本のシグナルラインを導入することによるバイアスラインの引き回しに層数
を増加させることがないので、コストの上昇が抑制されている。

［実施の形態３］図１０は、本実施の形態に係る通信装置の構成例を示す。本通信装置は、ＲＦＩＣ（Radio Frequency Integrated Circuit）部５００と、電圧制御部４１０と、共振アンテナ回路モジュール部４００とを有する。

共振アンテナ回路モジュール部４００は、共振アンテナを形成すべく、インダクタＬと、当該インダクタＬと並列に接続される、ＤＣカットコンデンサＣDC1と可変容量デバイスＶＣとＤＣカットコンデンサＣDC2との直列接続回路とを有する。共振アンテナ回路モジュール部４００の共振周波数は、インダクタＬと上記直列接続回路の容量とで決定される。

また、ＲＦＩＣ部５００は、信号処理部５２０と、演算部５１０とを有する。信号処理部５２０は、共振アンテナ回路モジュール部４００で受信された高周波信号ＲＦを復調するといった通信のための処理を行う。また、演算部５１０は、信号処理部５２０の動作タイミングを制御すると共に、電圧制御部４１０に対してＤＣ１端子またはＤＣ２端子へのバイアス電圧を所定のタイミングで指示する処理を行う。また、演算部５１０は、可変容量デバイスＶＣに印加すべきバイアス電圧をも、電圧制御部４１０に指示する。

ここで、共振アンテナ回路モジュール部４００の可変容量デバイスＶＣには、例えば図４あるいは図６に示すような、複数本のシグナルラインを有する可変容量デバイスが用いられる。

上述したように、複数本のシグナルラインを有する可変容量デバイスは、合成容量が同じでシグナルラインが１本である可変容量デバイスに比べて、Ｑ値が極大となる周波数が上昇する。そのため、本実施の形態に係る通信装置は、合成容量が同じでシグナルラインが１本である可変容量デバイスを用いた通信装置に比べて効率が高いものとなる。

以上本発明の実施の形態を説明したが、本発明はこれに限定されない。例えば、図４における配線層１０１及び１１１と、下部電極１０２及び１１２とは、上下の関係を入れ替えるようにしても良い。その際は、上記趣旨に従って、バイアスラインの層の関係も入れ替える。

グランド用の端子と制御電圧印加用の端子の位置も入れ替えるようにしても良い。また、可変容量素子は、印加電圧差で容量が変化するので、グランド用の端子に０Ｖ以外の電圧を印加して、その分制御電圧印加用の端子に異なる電圧を印加するようにしても良い。

Ｃ１乃至Ｃ４可変容量素子Ｒ１乃至Ｒ５抵抗

Claims

直列に接続された複数の第１の可変容量素子を含む第１のシグナルラインと、直列に接続された複数の第２の可変容量素子を含む第２のシグナルラインと、前記複数の第１の可変容量素子及び前記複数の第２の可変容量素子の各々に第１の直流電圧を印加するための第１のバイアスラインと、前記複数の第１の可変容量素子及び前記複数の第２の可変容量素子の各々に第２の直流電圧を印加するための第２のバイアスラインと、を有し、前記第１のバイアスラインと前記第２のバイアスラインとのうち少なくともいずれかの一部分が、前記複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の間を通過するように配置される可変容量デバイス。
前記第１のバイアスラインと前記第２のバイアスラインとのうち少なくともいずれかの一部分が、前記複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の各々に含まれる２つの電極層のいずれか一方と同一層で形成される請求項１記載の可変容量デバイス。
前記第１の可変容量素子の数が４以上であり、前記第２の可変容量素子の数が４以上であり、前記第１のバイアスラインの一部分が、前記複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の間を通過するように配置され、前記第２のバイアスラインの一部分が、前記複数の第２の可変容量素子のうち隣接する２つの第２の可変容量素子の間を通過するように配置され、入力側の端子または出力側の端子のいずれかを基準位置としたとき、前記第１のバイアスラインの一部分が通過する前記２つの第１の可変容量素子の間と前記基準位置との相対位置と、前記第２のバイアスラインの一部分が通過する前記２つの第２の可変容量素子の間と前記基準位置との相対位置と、が異なっている請求項１記載の可変容量デバイス。
前記第１のバイアスラインの一部分及び前記第２のバイアスラインの一部分が、前記複数の第１の可変容量素子のうち隣接する２つの第１の可変容量素子の各々に含まれる２つの電極層のいずれか一方と同一層で形成される請求項３記載の可変容量デバイス。
前記第１のバイアスラインの他の一部分が、前記２つの電極層の他方の層と同一層で形成される請求項４記載の可変容量デバイス。
共振アンテナを形成するインダクタと、前記インダクタと並列に接続される可変容量デバイスと、を有する通信装置であって、前記可変容量デバイスが、請求項１〜５に記載の可変容量デバイスである通信装置。