JP2024038418A - 広帯域性能を有するコンパクトな薄膜表面実装可能結合器 - Google Patents

Abstract

【課題】広い結合周波数範囲を有する、コンパクトな表面実装可能薄膜結合器が歓迎される。
【解決手段】表面実装可能結合器２００であって、第１の表面と、第２の表面と、Ｘ方向２３４の長さと、Ｘ方向に対して垂直なＹ方向２３８の幅と、を有するモノリシックベース基板２２６を含む。モノリシックベース基板の第１の表面の上に、結合ポート２０６と、入力ポート２０２と、出力ポート２０４とを含む複数のポートを形成する。結合器は、第１の薄膜インダクタ２０７と、第１の薄膜インダクタに誘導結合され、入力ポートと出力ポートとの間に電気的に接続された第２の薄膜インダクタ２０９とを含む。薄膜回路２１１が、第１の薄膜インダクタを結合ポートに電気的に接続する。薄膜回路は、少なくとも１つの薄膜コンポーネントを含む。
【選択図】図２

Description

関連出願の相互参照
本出願は、２０１９年３月１３日出願の米国仮特許出願第６２／８１７，６４７号の優先権を主張し、参照によりその全体が本明細書に組み込まれる。

薄膜結合器は、一般に、信号線にある電気信号を結合線で再現するために、直接電気接続なしにソース線を結合線に結合する。結合周波数範囲は、一般に、薄膜結合器が比較的均等な結合性能を示す周波数範囲と定義される。狭い結合周波数範囲は、このような薄膜結合器の有用性を制限する可能性がある。

微細化の趨勢によって、微小な受動コンポーネントがますます望まれるようになっている。しかし、微細化により、そのような微小な結合器の表面実装の困難度が増している。したがって、当技術分野では、広い結合周波数範囲を有する、コンパクトな表面実装可能薄膜結合器が歓迎されるであろう。

本発明の一実施形態によると、表面実装可能結合器が、第１の表面と、第２の表面と、Ｘ方向の長さと、Ｘ方向に対して垂直なＹ方向の幅とを有するモノリシックベース基板を含んでもよい。モノリシックベース基板の第１の表面の上に、結合ポートと入力ポートと出力ポートとを含む複数のポートを形成してもよい。結合器は、第１の薄膜インダクタと、第１の薄膜インダクタに誘導結合され、入力ポートと出力ポートとの間に電気的に接続された第２の薄膜インダクタとを含んでもよい。薄膜回路が、第１の薄膜インダクタを結合ポートに電気的に接続してもよい。薄膜回路は、少なくとも１つの薄膜コンポーネントを含んでもよい。

本発明の別の実施形態によると、表面実装可能結合器が開示される。この結合器は、モノリシックベース基板と、結合器を表面実装するために結合器の外側に沿って露出した少なくとも１つのポートと、少なくとも１つの薄膜コンポーネントとを含んでもよい。結合器の占有面積（footprint）は約３ｍｍ^２未満である。結合器の結合係数は、約２５０Ｍ
Ｈｚから約６ＧＨｚまでの範囲の下限と、下限より少なくとも２ＧＨｚ大きい上限とを有する結合周波数範囲にわたって、約４ｄＢ未満変動する場合がある。

本発明の別の態様によると、表面実装可能結合器を形成する方法が、第１の表面と、底面とは反対側の第２の表面とを有する、モノリシックベース基板を設けることを含んでもよい。この方法は、モノリシックベース基板の第１の表面の上に複数のポートを形成することを含んでもよい。この方法は、第１の薄膜インダクタを形成することと、第１の薄膜インダクタに誘導結合され、入力ポートと出力ポートとの間に電気的に接続された第２の薄膜インダクタを形成することとを含んでもよい。この方法は、第１の薄膜インダクタを結合ポートに電気的に接続する薄膜回路を形成することを含んでもよい。薄膜回路は、少なくとも１つの薄膜コンポーネントを含んでもよい。

本明細書には、当業者を対象とする本発明の最良の形態を含む本発明の完全で実施可能な開示が記載されている。本明細書では以下の添付図面を参照する。

本開示の態様によるコンパクトな薄膜表面実装可能結合器を示す概略図である。 本開示の態様によるコンパクトな表面実装可能結合器の一実施形態を示す上面図である。 図２の結合器を示す側面図である。 本開示の態様による表面実装可能結合器を形成する方法を示すフローチャートである。 ２ＧＨｚから８ＧＨｚまでに及ぶ周波数範囲にわたる、図２および図３の結合器の理論的に計算されたＳパラメータを示すグラフである。

本明細書および添付図面全体を通して参照文字の繰り返しの使用は、本発明の同一または類似の特徴または要素を表すことを意図している。
コンパクトな表現実装可能パッケージにおいて、広い周波数範囲にわたって均等な結合を実現する薄膜結合器を提供する。結合器は、一般には、直接電気接続なしに２つの信号線の間の結合を実現する。

この結合器は、一般には、モノリシックベース基板を含む。例えばグリッドアレイ型実装（例えば、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型など）を使用して結合器を表面実装するために、結合器の外側に沿って少なくとも１つのポート（例えば、入力ポート、出力ポート、結合ポートおよび／または接地ポート）が露出してもよい。結合器は、入力ポートによって受信した入力信号に応答して（例えば接地ポートに対して）結合ポートで結合信号を生成するように構成された少なくとも１つの薄膜コンポーネントを含んでもよい。例えば、実施形態によっては、結合器は、第１の薄膜インダクタと、第１の薄膜インダクタに誘導結合された第２の薄膜インダクタとを含んでもよい。第２の薄膜インダクタは、第１の薄膜インダクタに誘導結合され、入力ポートと出力ポートの間に電気的に接続されてもよい。薄膜回路が、第１の薄膜インダクタを結合ポートおよび／または接地ポートに電気的に接続する。

実施形態によっては、薄膜結合器はコンパクトな場合がある。例えば、結合器は占有面積が小さく、したがって、プリント回路基板に実装するための空間がより少なくて済む。結合器は、約３ｍｍ^２未満、実施形態によっては約２．５ｍｍ^２未満、実施形態によっては約２．０ｍｍ^２未満、実施形態によっては約１．５ｍｍ^２未満、実施形態によっては、約１．０ｍｍ^２未満、実施形態によっては約０．８ｍｍ^２未満、実施形態によっては約０．６ｍｍ^２未満の占有面積を有する場合がある。

結合器は、約２．０ｍｍ未満、実施形態によっては、約１．８ｍｍ未満、実施形態によっては約１．５ｍｍ未満、実施形態によっては約１．１ｍｍ未満の長さを有する場合がある。結合器の幅は、約１．２ｍｍ、実施形態によっては約１ｍｍ未満、実施形態によっては約０．８ｍｍ未満、実施形態によっては約０．７ｍｍ未満、実施形態によっては約０．６ｍｍ未満の場合がある。実施形態によっては、薄膜結合器は、１２０６、８０５、０５０４、０４０２、０３０３、０２０２またはこれより小さいＥＩＡケースサイズを有する場合がある。

この薄膜結合器は、結合周波数範囲にわたって均等な結合係数を示す場合がある。例えば、結合係数は、結合周波数範囲にわたって約４ｄＢ未満、実施形態によっては約３．８ｄＢ未満、実施形態によっては約３．６ｄＢ未満、実施形態によっては約３．４ｄＢ未満、実施形態によっては約３．２ｄＢ未満、実施形態によっては約３．１ｄＢ未満変動する場合がある。

結合周波数範囲は、下限（例えば約２ＧＨｚ）と、下限より少なくとも２ＧＨｚ高い上限、実施形態によっては少なくとも約４．５ＧＨｚ、実施形態によっては少なくとも約５ＧＨｚ、実施形態によっては少なくとも約５．５Ｈｚ、実施形態によっては少なくとも約６ＧＨｚ、実施形態によっては少なくとも約８ＧＨｚ、実施形態によっては、少なくとも約１０ＧＨｚ、実施形態によっては少なくとも約１２ＧＨｚの上限を有する場合がある。下限は、約２５０ＭＨｚから約６ＧＨｚまでの範囲、実施形態によっては約５００ＭＨｚから約５ＧＨｚまで、実施形態によっては約７５０ＭＨｚから約２ＧＨｚまで、実施形態によっては、約１ＧＨｚから約３ＧＨｚまでの範囲の場合がある。

上記で示すように、薄膜回路が第１の薄膜インダクタを結合ポートに電気的に接続してもよい。薄膜回路は、１つまたは複数の薄膜抵抗器、１つまたは複数の薄膜インダクタ、および／または、１つまたは複数の薄膜キャパシタを含んでもよい。例えば、薄膜回路は、互いに並列に電気的に接続された第３の薄膜インダクタと薄膜キャパシタとを含んでもよい。第３の薄膜インダクタと薄膜キャパシタとは、第１の薄膜インダクタと結合ポートとの間に直列に電気的に接続されてもよい。

実施形態によっては、薄膜素子のうちの１つまたは複数の薄膜素子の少なくとも一部が、モノリシックベース基板の表面の上に形成される場合がある誘電体層の上に形成されてもよい。誘電体層は、第１の表面と第２の表面とを有してもよい。誘電体層の第２の表面は、モノリシックベース基板の第１の表面に対向してもよい。しかし、誘電体層とモノリシックベース基板との間に１つまたは複数の中間層があってもよいことを理解されたい。

本明細書で使用する場合、「の上に形成」とは、別の層と直接接触している層を指す場合がある。しかし、２つの層の間に中間層が形成されてもよい。また、底面に関して使用する場合、「上に形成」とはコンポーネントの外表面に対して使用する場合がある。したがって、底面「の上に形成」されている層は、その層がその上に形成されている層よりも、コンポーネントの外部により近い場合がある。

薄膜インダクタは、モノリシックベース基板の第１の表面の上に形成された第１の導電層を含んでもよい。薄膜インダクタの第２の導電層が誘電体層の第１の表面の上に形成されてもよい。ビアが第１の導電層を第２の導電層に接続してもよい。

別の実施例として、薄膜キャパシタは、少なくとも誘電体層の厚さだけ互いに離隔した（spaced apart）電極を含んでもよい。薄膜キャパシタは、モノリシックベース基板の第１の表面の上に形成された第１の電極と、誘電体層の第１の表面の上に形成された第２の電極とを含んでもよい。

第１の薄膜インダクタによる第２の薄膜インダクタにおける信号の誘導を容易にするために、第１のインダクタと第２のインダクタの少なくとも一部が長くされ、互いに平行であってもよい。より詳細には、第１のインダクタは、Ｘ－Ｙ面において第１の方向に長い第１の導電層を含んでもよい。第２のインダクタは、第１の導電層と平行であって、第１の導電層の少なくとも一部に沿ってほぼ均等な間隔で、第１の方向に対して垂直なＸ－Ｙ面において第２の方向に第１の導電層から離隔した、第２の導電層を含んでもよい。間隔は、約１マイクロメートルから約１００マイクロメートルの範囲、実施形態によっては約５マイクロメートルから約８０マイクロメートル、実施形態によっては約１０マイクロメートルから約３０マイクロメートルの範囲であってもよい。

実施形態によっては、誘電体層の第２の表面の上にカバー層が形成されてもよい。例えば、カバー層は、誘電体層の第２の表面上に直接形成してもよく、またはカバー層と誘電体層の間に１つまたは複数の中間層があってもよい。例えば、カバー層と誘電体層との間
に金属中間層があってもよい。

カバー層は、例えば後述するような適切なセラミック誘電材料を含んでもよい。カバー層は、約１００マイクロメートルから約６００マイクロメートル、実施形態によっては約１２５マイクロメートルから約５００マイクロメートル、実施形態によっては約１５０マイクロメートルから約４００マイクロメートル、実施形態によっては約１７５マイクロメートルから約３００マイクロメートルの範囲の厚さを有してもよい。

ベース基板、誘電体層、および／またはカバー層は、１つまたは複数の適切なセラミック材料を含んでもよい。適切な材料は概ね電気絶縁性であり、熱伝導性である。材料の例としては、酸窒化シリコン、窒化シリコン、酸化シリコン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム、ビスマスストロンチウムタンタレート、タンタル、ニオブ、このような物質の酸化物または窒化物、ＮＰＯ（ＣＯＧ）、Ｘ７Ｒ、Ｘ７Ｓ、Ｚ５Ｕ、Ｙ５Ｖ製剤、ドープまたは非ドープＰＺＴ誘電体などの鉛系材料などがある。その他の例としては、アルミナ、窒化アルミニウム、酸化ベリリウム、酸化アルミニウム、窒化ホウ素、シリコン、炭化シリコン、シリカ、ガリウムヒ素、窒化ガリウム、酸化ジルコニウム、これらの混合物、このような物質の酸化物および／または窒化物、または任意のその他の適切なセラミック材料がある。その他のセラミック材料には、チタン酸カルシウム（ＣａＴｉＯ_３）、酸化亜鉛（ＺｎＯ）、低火度ガラス含有セラミック、およびその他のガラス結合材料がある。

実施形態によっては、ベース基板、誘電体層および／またはカバー層のうちの１つまたは複数が、サファイヤまたはルビーを含んでもよい。サファイヤおよびルビーは、追加微量物質を含有する酸化アルミニウム（セラミック材料）の結晶形態である、コランダムの一種である。サファイヤを含む基板は、優れた電気絶縁、熱放散および高温安定性を含むいくつかの利点を示す場合がある。さらに、サファイヤは概ね透明であるため、結合器の内部フィーチャを目視検査することができ、それによって完成コンポーネントの品質の検査に付随する時間と困難度が低減される。

ベース基板、誘電体層および／またはカバー層は、２５℃の動作温度および１ｋＨｚの周波数で、ＡＳＴＭ Ｄ２１４９－１３に従って測定された約３０未満の誘電率、実施形態によっては約２５未満、実施形態によっては約２０未満、実施形態によっては、約１５未満の誘電率を有する材料を含んでもよい。しかし、他の実施形態では、より高い周波数および／またはより微小なコンポーネントを実現するために、３０より高い誘電率を有する材料を使用してもよい。例えば、そのような実施形態では、誘電率は、２５℃の動作温度および１ｋＨｚの周波数で、ＡＳＴＭ Ｄ１４９に従って測定された、約３０から約１２０の範囲またはそれ以上、実施形態によっては約５０から１００、実施形態によっては約７０から９０の範囲であってもよい。

薄膜コンポーネントは、様々な適切な材料から形成されてもよい。例えば、薄膜抵抗器は抵抗層を含んでもよく、抵抗層は様々な適切な抵抗物質から形成されてもよい。例えば、抵抗層は、窒化タンタル（ＴａＮ）、ニッケルクロム（ＮｉＣｒ）、タンタルアルミナイド、クロム・シリコン、窒化チタン、チタン・タングステン、タンタル・タングステン、これらの物質の酸化物および／または窒化物、および／または任意のその他の適切な薄膜抵抗材料を含んでもよい。

薄膜インダクタおよび／またはキャパシタは、導電層を含んでもよい。導電層は、様々な適切な導電性材料を含んでもよい。導電性材料の例としては、銅、ニッケル、金、スズ、鉛、パラジウム、銀、およびこれらの合金がある。しかし、薄膜製作に適した任意の導電性金属または非金属材料を使用してもよい。

薄膜コンポーネントの層は、約５０マイクロメートル以下、実施形態によっては２０マイクロメートル以下、実施形態によっては１０マイクロメートル以下、実施形態によっては５マイクロメートル以下の厚さを有してもよい。例えば、実施形態によっては、薄膜コンポーネントの厚さは、約０．０５マイクロメートルから約５０マイクロメートルの範囲、実施形態によっては約０．１マイクロメートルから約２０マイクロメートル、実施形態によっては約０．３マイクロメートルから約１０マイクロメートル、実施形態によっては約１マイクロメートルから約５マイクロメートルの範囲であってもよい。

薄膜コンポーネントは、様々な適切な減法プロセス、準加法プロセスまたは完全加法プロセスを使用して精密に形成してもよい。例えば、物理気相付着および／または化学気相付着を使用してもよい。例えば、実施形態によっては、薄膜コンポーネントは、物理気相付着の一種であるスパッタリングを使用して形成してもよい。しかし、例えばプラズマ化学気相付着（ＰＥＣＶＤ）、無電解めっき、電気めっきを含む様々なその他の適切なプロセスを使用してもよい。薄膜コンポーネントの目的の形状を作成するために、リソグラフィマスクとエッチングを使用してもよい。反応性ガスまたは非反応性ガス（例えば、アルゴン、窒素、酸素、塩素、ホウ素、三塩化物）のプラズマを使用したドライエッチング、および／またはウェットエッチングを含む、様々な適切なエッチング技法を使用してもよい。

実施形態によっては、結合器は、薄膜コンポーネントのうちの１つまたは複数の薄膜コンポーネントと接触した少なくとも１つの接着層を含んでもよい。接着層は、薄膜コンポーネントと、ベース基板、誘電体層および／またはカバー層などの隣接層との接着を向上させるのに適した様々な材料であるか、またはそのような材料を含んでもよい。例として、接着層は、Ｔａ、Ｃｒ、ＴａＮ、ＴｉＷ、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでもよい。例えば、接着層は、タンタル（Ｔａ）（例えばタンタルまたはその酸化物または窒化物）であるかまたはそれを含んでもよく、マイクロストリップとベース基板との接着を向上させるためにマイクロストリップとベース基板との間に形成してもよい。理論にとらわれずに、接着層の材料は、格子不整合および残留応力などの現象を克服するように選択されてもよい。

接着層は、様々な適切な厚さを有してもよい。例えば、実施形態によっては、接着層の厚さは、約１００オングストロームから約１０００オングストロームまでの範囲、実施形態によっては約２００オングストロームから約８００オングストローム、実施形態によっては、約４００オングストロームから約６００オングストロームの範囲であってもよい。

上記で示したように、結合器は、コンポーネントを表面実装するために結合器の底面に沿って露出したポートを使用して、プリント回路基板（ＰＣＢ）などの実装面に表面実装するように構成してもよい。例えば、結合器は、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型実装、または任意のその他の適切な種類のグリッドアレイ型表面実装などの、グリッドアレイ型表面実装用に構成されてもよい。したがって、ポートは、例えば表面実装デバイス（ＳＭＤ）の場合のように、ベース基板の側面に沿って延びていなくてもよい。したがって、実施形態によっては、ベース基板および／または結合器の側面には導電材料がなくてもよい。

実施形態によっては、結合器は、結合器の底面に沿って露出した第１の保護層、および／または結合器の上面に沿って露出した第２の保護層を含んでもよい。例えば、第１の保護層は、カバー層の第１の表面の上に形成されてもよい。実施形態によっては、第２の保護層は、モノリシックベース基板の第２の表面の上に形成されてもよい。第１の保護層および／または第２の保護層は、ポリマー材料（例えばポリイミド）、ＳｉＮＯ、Ａｌ_２Ｏ
_３、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ベンゾシクロブテンまたはガラスの層を含んでもよい。第１の保護層および／または第２の保護層は、約１マイクロメートルから約３００マイクロメートル、実施形態によっては約５マイクロメートルから約２００マイクロメートル、実施形態によっては、約１０マイクロメートルから約１００マイクロメートルの範囲の厚さを有してもよい。
Ｉ．例示の実施形態
図１に、本開示の態様による結合器１００の概略図を示す。結合器１００は、入力ポート１０２と、出力ポート１０４と、結合ポート１０６と、接地ポート１０８とを含んでもよい。第１のインダクタ１０７を第２のインダクタ１０９に誘導結合してもよい。第２のインダクタ１０９は、入力ポート１０２と出力ポート１０４との間に接続してもよい。

薄膜回路１１１が、第１の薄膜インダクタ１０７を結合ポート１０６および／または接地ポート１０８に電気的に接続してもよい。薄膜回路１１１は、少なくとも１つの薄膜コンポーネントを含んでもよい。例えば、薄膜回路１１１は、結合ポート１０６と接地ポート１０８との間に電気的に接続された第１のキャパシタ１１０を含んでもよい。薄膜回路１１１は、結合ポート１０６と接地ポート１０８との間に直列に接続された第２のキャパシタ１１２と第１の抵抗器１１４とを含んでもよい。第１のインダクタ１０７と接地ポート１０８の間に第２の抵抗器１１６を接続してもよい。第３の抵抗器１２２を、一端で第３のインダクタ１２０と第１のインダクタ１０７のそれぞれに接続し、他端で第１の抵抗器１１４と第２のキャパシタ１１２のそれぞれに接続してもよい。第３のインダクタ１２０は、第１のインダクタ１０７と結合ポート１０６の間に接続してもよい。

図２に、本開示の態様による結合器２００の一実施形態の上面図を示す。図３は、図２の結合器２００の側面図である。結合器２００は、例えば入力ポート２０２、出力ポート２０４、結合ポート２０６、および／または接地ポート２０８を含む、複数のポートを含んでもよい。

実施形態によっては、結合器２００は、全体として、図１に示すように構成されてもよい。第１のインダクタ２０７を第２のインダクタ２０９に誘導結合してもよい。第２のインダクタ２０９は、入力ポート２０２と出力ポート２０４の間に接続してもよい。

薄膜回路２１１が第１の薄膜インダクタ２０７を結合ポート２０６に電気的に接続してもよい。薄膜回路２１１は、少なくとも１つの薄膜コンポーネントを含んでもよい。例えば、薄膜回路２１１は、結合ポート２０６と接地ポート２０８との間に電気的に接続された第１のキャパシタ２１０を含んでもよい。薄膜回路２１１は、結合ポート２０６と接地ポート２０８との間に直列に接続された第２のキャパシタ２１２と第１の抵抗器２１４とを含んでもよい。薄膜回路２１１は、第１のインダクタ２０７と接地ポート２０８との間に接続された第２の抵抗器を含んでもよい。薄膜回路２１１は、第１の端部で第３のインダクタ２２０と第１のインダクタ２０７のそれぞれに接続され、第２の端部で第１の抵抗器２１４と第２のキャパシタ２１２のそれぞれに接続された、第３の抵抗器２２２を含んでもよい。第３のインダクタ２２０は第１のインダクタ２０７と結合ポート２０６の間に接続してもよい。

結合器２００は、モノリシックベース基板２２６を含んでもよく、モノリシックベース基板２２６はセラミック材料を含んでもよい。図２および図３を参照すると、モノリシックベース基板２２６は、第１の表面２２８と第２の表面２３０とを有してもよい。モノリシックベース基板２２６は、Ｘ方向２３４の長さ２３２を有してもよい。モノリシックベース基板２２６は、Ｙ方向２３８の幅２３６（図２）と、Ｘ方向２３４およびＹ方向２３８に対して垂直なＺ方向２４２の厚さ２４０（図３）を有してもよい。結合器２００の長さ２３２は、約１．４ｍｍ未満であってもよい。結合器２００の幅２３６は、約１ｍｍ未
満であってもよい。

モノリシックベース基板２２６の第１の表面２２８の上に複数の薄膜コンポーネントを形成してもよい。例えば、モノリシックベース基板２２６の第１の表面２２８の上に、薄膜コンポーネントを含み、および／または、接続する、第１のパターン形成導電層２４３（図３）を形成してもよい。例えば、第１のパターン形成導電層は、第１の抵抗器２１４と第２の抵抗器２１６とを含んでもよい。第１の抵抗器２１４および／または第２の抵抗器２１６は、第１のパターン形成導電層２４３が第１の抵抗器２１４、第２の抵抗器２１６および／または第３の抵抗器２２２に接続されなくなるように抵抗層を露出させるために、抵抗層の上に形成される第１のパターン形成導電層２４３を選択的にエッチングすることによって形成してもよい。抵抗器２１４、２１６、２２２の抵抗層は、窒化タンタルなどの様々な適切な抵抗材料を含んでもよい。

結合器２００は、モノリシックベース基板２２６の第１の表面２２８の上に誘電体層２４４を含んでもよい。誘電体層２４４は、第１の表面２４６と、第１の表面２４６とは反対側の第２の表面２４８とを含んでもよい。誘電体層２４４の第２の表面２４８は、モノリシックベース基板２２６の第１の表面２２８に対向してもよい。モノリシックベース基板２２６の第１の表面２２８の上に、第２のパターン形成導電層２４９を形成してもよい。図２では、第１のパターン形成導電層２４３が第２のパターン形成導電層２４９よりも濃い陰影で表されている。第２のパターン形成導電層２４９は、例えば以下で説明するように、第２のキャパシタ２１２の第１の電極２５６、第１のインダクタ２０７の第２の導電層２６４、第２のインダクタ２０９の導電層２７０、および／または、第３のインダクタ２２０の第２の導電層２５２を含んでもよい。

第３のインダクタ２２０は、モノリシックベース基板２２６の第１の表面２２８の上に形成された第１の導電層２５０と、誘電体層２４４の第１の表面２４６の上に形成された第２の導電層２５２と、第１の導電層２５０を第２の導電層２５２に接続するビア２５４とを含んでもよい。第２の導電層２５２は、結合ポート２０６に接続してもよい。第１の導電層２５０は、第３の抵抗器２２２に接続してもよい。

第１および第２の薄膜キャパシタ２１０、２１２は、誘電体層２４４によって離隔されたそれぞれの電極を含んでもよい。例えば、第２の薄膜キャパシタ２１２は、モノリシックベース基板２２６の第１の表面２２８の上に形成された第１の電極２５６を含んでもよく、誘電体層２４４の第１の表面２４６の上に第２の電極２５８が形成されてもよい。第１の電極２５６は、接地ポート２０８に接続してもよい。第２の電極２５８は、第１の抵抗器２１４と第２の抵抗器２２２のそれぞれに接続してもよい。

第１の薄膜キャパシタ２１０は、モノリシックベース基板２２６の第１の表面２２８の上に形成された第１の電極２６０と、誘電体層２４４の第１の表面２４６の上に形成された第２の電極２６２を含んでもよい。第１の薄膜キャパシタ２１０の第１の電極２６０は、結合ポート２０６に接続してもよい。実施形態によっては、第１の薄膜キャパシタ２１０の第２の電極２６２は、第２の薄膜キャパシタ２１２の第２のキャパシタ２５８と一体に（例えば同じ導電層の一部として）形成されてもよい。

第１のインダクタ２０７は、モノリシックベース基板２２６の第１の表面の上に形成された導電層２６４を含んでもよい。導電層２６４はループを形成してもよい。第１のインダクタ２０７は、パターン形成導電層２４３とともに導電層２６４と接続された第１のビア２６６と第２のビア２６８を含んでもよい。例えば、第１のビア２６６は、導電層２６４を第３の抵抗器２２２と、第３のインダクタ２２０の第１の導電層２５０とに接続してもよい。第２のビア２６８は、導電層２６４を第２の抵抗器２１６に接続してもよい。

第２のインダクタ２０９は、入力ポート２０２と出力ポート２０４のそれぞれに接続された導電層２７０を含んでもよい。導電層２７０は、第１のインダクタ２０７に誘導結合されてもよい。第２のインダクタ２０９は、第１のインダクタ２０７の導電層２６４の少なくとも一部に沿って、モノリシックベース基板２２６の第１の表面２２８と平行なＸ－Ｙ面において第１のインダクタ２０７からほぼ均一に離隔してもよい。例えば、第２のインダクタ２０９は、Ｙ方向２３８に第１の間隔２７１だけ、および、Ｘ方向２３４に第２の間隔２７３だけ、第１のインダクタ２０７から離隔してもよい。第１の間隔２７１は、第２の間隔２７３とほぼ等しくてもよい。第１の間隔２７１は、インダクタ２０７、２０９のＹ方向２３８に長い部分にわたってほぼ均一であってもよい。第２の間隔２７３は、インダクタ２１８、２２４のＸ方向２３４に長い部分にわたってほぼ均一であってもよい。

図３を参照すると、結合器２００は、誘電体層２４４の第２の表面２４６の上に形成されたカバー層２７２を含んでもよい。カバー層２７２は、第１の表面２７４と第２の表面２７６とを有してもよい。カバー層２７２の第２の表面２７６は、誘電体層２４４の第１の表面２４６に対向してもよい。カバー層２７２は、酸窒化シリコンなどの様々な適切な材料を含んでもよい。

実施形態によっては、カバー層２７２の第１の表面２７４の上に第１の保護層を形成してもよい。第１の保護層は、ポリイミドなどの様々な適切な材料を含んでもよい。
図３を参照すると、ポート２０２、２０４、２０６、２０８がカバー層２７２（および第１の保護層がある場合は第１の保護層も）通って延びてもよく、第１のパターン形成導電層２４３および／または第２のパターン形成導電層２４９に電気的に接続してもよい。より詳細には、図２を参照すると、結合ポート２０６は、第２のキャパシタ２１２の第２の導電層２５２と、第１のキャパシタ２１０の第１の電極２６０と、第１の抵抗器２１４のそれぞれに電気的に接続してもよい。入力ポート２０２と出力ポート２０４のそれぞれは、第２のインダクタ２０９の導電層２７０に電気的に接続してもよい。接地ポート２０８は、第２の抵抗器２１６と第２のキャパシタ２１２の第１の電極２５６のそれぞれに電気的に接続してもよい。

ポート２０２、２０４、２０６、２０８は、結合器２００をポート２０２、２０４、２０６、２０８を介して（例えばプリント回路に）実装し、電気的に接続することができるように、カバー層２７２の第１の表面２７４より突出してもよい。ポート２０２、２０４、２０６、２０８は、選択的エッチングに続いて、例えば電気めっきを使用した第１導電材料（例えば銅）の堆積によって形成されてもよい。ポート２０２、２０４、２０６、２０８は、スズ、ニッケルのめっきまたはこれらの混合物などの第１の導電性材料の上の１つまたは複数の層を含んでもよい。

図４を参照すると、本開示の態様は、表面実装可能結合器を形成する方法４００を対象とする。全体として、ここでは方法４００について、図１から図３を参照して上述した薄膜結合器２００を参照しながら説明する。しかし、開示する方法４００は、任意の適切な薄膜結合器で実装することもできることを理解されたい。さらに、図４では、例示と説明のために特定の順序で行われるステップを示しているが、本明細書で説明する方法は、いかなる特定の順序または配置にも限定されない。本明細書で示されている開示を使用する当業者は、本開示の範囲から逸脱することなく、本明細書で開示する方法の様々なステップを様々な仕方で省略、並べ替え、組み合わせ、および／または改変することができることがわかるであろう。

方法４００は、（４０２）で、例えば図２および図３を参照しながら上述したような、
第１の表面を有するモノリシックベース基板を設けることを含んでもよい。モノリシックベース基板は、例えば図２および図３を参照しながら上述したような、底面とは反対側の第２の表面と、ｘ方向の長さと、ｘ方向に対して垂直なｙ方向の幅とを有してもよく、幅は長さより小さい。

方法４００は、（４０４）で、モノリシックベース基板の第１の表面の上に複数のポートを形成することを含んでもよい。ポートは、例えば図２および図３を参照しながら上で説明したように、第１のパターン形成導電層および／または第２のパターン形成導電層と電気的に接触してもよい。

方法４００は、（４０６）で、複数の薄膜コンポーネントを形成することを含んでもよい。例えば図２および図３を参照しながら上述したように、例えば、複数の薄膜コンポーネントは、第１の薄膜インダクタ２０７と、第１の薄膜インダクタ２０７に誘導結合され、入力ポート２０２と出力ポート２０４との間に電気的に接続された第２の薄膜インダクタ２０９とを含んでもよい。複数の薄膜コンポーネントは、例えば図２および図３を参照しながら上述したような薄膜回路２１１を含んでもよい。
ＩＩ．シミュレーションデータ
図５は、２ＧＨｚから８ＧＨｚに及ぶ周波数範囲にわたる、本開示の態様による図２および図３の結合器２００の理論的に計算されたＳパラメータを表す。当技術分野で了解されているように、ＳパラメータはＳ（ａ，ｂ）という形で添字を使用して表される。値ａおよびｂは、各Ｓパラメータが、ポートａで入力された信号の結果としてポートｂで生じる信号を表すと理解することができるように、Ｓパラメータに関連するポート番号を示す。当技術分野で了解されているように、Ｓパラメータは一般に以下のように称される。

図５を参照すると、結合係数Ｓ（３，１）は、２ＧＨｚで－２１．９６８ｄＢ、４．８５４ＧＨｚで－１９．００７、８ＧＨｚで－２０．７３６に等しい。したがって、この結合器は、広い結合周波数範囲にわたってきわめて均等な結合を示す。より詳細には、結合係数は２ＧＨｚから８ＧＨｚまでで約３ｄＢ変動する。したがって、この実施例では、結合周波数範囲は２ＧＨｚから８ＧＨｚまで６ＧＨｚにわたる。しかし、他の実施形態では、結合周波数範囲は、これより小さい周波数範囲（例えば、４ＧＨｚ、３ＧＨｚ、２ＧＨｚまたはそれ以下）またはより大きい周波数範囲（例えば、７ＧＨｚ、８ＧＨｚまたはそれ以上）にわたる場合がある。さらに、結合周波数範囲は、約２５０ＭＨｚから約６ＧＨｚまでの範囲の下限を有してもよい。

図５でわかるように、この結合器は、優れた挿入損失特性Ｓ（１，２）を示す場合がある。例えば、挿入損失Ｓ（１，２）は、２ＧＨｚから８ＧＨｚまでで－０．５６４以上の場合がある。さらに、図５でわかるように、Ｓ（３，２）は２ＧＨｚから８ＧＨｚまでで－４０．２３８以下の場合がある。
ＩＩＩ．試験
結合係数、挿入損失、リターン損失およびその他のＳパラメータ特性の試験を、信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して行ってもよい。例えば、信号源信号
発生器を使用して、結合器の入力ポートに入力信号を印加し、結合器の結合ポートで結合信号を測定してもよい。
ＩＶ．用途
この結合器の入力および出力ポートを、信号源コンポーネントに動作可能に接続してもよい。この結合器の結合ポートおよび／または接地ポートを、（例えば、信号源コンポーネントのモニタリングまたは制御のために）別個のコンポーネントに結合信号を供給するために使用してもよい。例えば、結合線が、無線周波数送信機の増幅器に付随するフィードバック制御ループに結合信号を供給してもよい。

本開示の結合器は、様々な用途で使用することができる。例えば、用途としては、ＷｉＦｉ、Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓ（ＷｉＭＡＸ）、無線ブロードバンド（ＷＩＢＲＯ）、ロングタームエボルーション（ＬＴＥ）、Ｂｌｕｅｔｏｏｔｈ、および／または、低出力無線ゲートウェイ用途がある。その他の例としては、パワー検出、周波数検出、および電圧定在波比（ＶＳＷＲ）モニタリングがある。

本発明の趣旨および範囲から逸脱することなく、本発明の上記およびその他の修正および変形が、当業者によって実施可能である。さらに、様々な実施形態の態様の全体または一部の両方を入れ替えてもよいことを理解されたい。さらに、当業者は、以上の説明が例示に過ぎず、添付の特許請求の範囲にさらに記載されている本発明を限定することを意図していないことがわかるであろう。

Claims (40)

1. 表面実装可能結合器であって、
   第１の表面と、第２の表面と、Ｘ方向の長さと、前記Ｘ方向に対して垂直なＹ方向の幅とを有するモノリシックベース基板と、
   前記モノリシックベース基板の前記第１の表面の上に形成された複数のポートであって、結合ポートと、入力ポートと、出力ポートとを含む前記複数のポートと、
   第１の薄膜インダクタと、
   前記第１の薄膜インダクタに誘導結合され、前記入力ポートと前記出力ポートとの間に電気的に接続された第２の薄膜インダクタと、
   前記第１の薄膜インダクタを前記結合ポートに電気的に接続する薄膜回路であって、少なくとも１つの薄膜コンポーネントを含む前記薄膜回路とを含む、表面実装可能結合器。
2. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントは、約５０マイクロメートル未満の厚さを有する層を含む、請求項１に記載の結合器。
3. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントは薄膜抵抗器を含む、請求項１に記載の結合器。
4. 前記薄膜抵抗器は窒化タンタルを含む、請求項３に記載の結合器。
5. 前記結合器は前記モノリシックベース基板の前記第１の表面に配置された誘電体層を含み、前記誘電体層は第１の表面と第２の表面とを有し、前記誘電体層の前記第２の表面は前記モノリシックベース基板の前記第１の表面に対向する、請求項１に記載の結合器。
6. 前記薄膜回路の少なくとも１つの薄膜コンポーネントは、前記モノリシックベース基板の前記第１の表面の上に形成された第１の電極と、前記誘電体層の前記第１の表面の上に形成された第２の電極とを含む薄膜キャパシタを含む、請求項５に記載の結合器。
7. 前記誘電体層の前記第１の表面の上に形成されたカバー層をさらに含む、請求項５に記載の結合器。
8. 前記カバー層は酸窒化シリコンを含む、請求項７に記載の結合器。
9. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントは、第３の薄膜インダクタを含む、請求項１に記載の結合器。
10. 前記モノリシックベース基板の前記第１の表面の上に配置された誘電体層であって、第１の表面と第２の表面とを有し、前記誘電体層の前記第２の表面は前記モノリシックベース基板の前記第１の表面に対向する、前記誘電体層と、
    前記モノリシックベース基板の前記第１の表面の上に形成された第１の導電層と、前記誘電体層の第１の表面の上に形成された第２の導電層と、前記第１の導電層を前記第２の導電層に接続するビアとを含む第３の薄膜インダクタとをさらに含む、請求項１に記載の結合器。
11. 前記第１のインダクタは、第１の方向に長い第１の導電層を含み、前記第２のインダクタは、前記第１の導電層と平行であって、前記第１の導電層から前記第１の方向に対して垂直な第２の方向に、前記第１の導電層の少なくとも一部に沿ってほぼ均等な間隔で離隔した第２の導電層を含む、請求項１に記載の結合器。
12. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントは、第３の薄膜インダクタと薄膜キャパシタとを含み、前記第３の薄膜インダクタと前記薄膜キャパシタとは互いに並列に電気的に接続され、それぞれ前記第１の薄膜インダクタと前記結合ポートとの間に直列に電気的に接続された、請求項１に記載の結合器。
13. 前記結合器の幅は約１．２ｍｍ未満である、請求項１に記載の結合器。
14. 前記結合器の長さは約２ｍｍ未満である、請求項１に記載の結合器。
15. 前記結合器の占有面積は約３ｍｍ^２未満である、請求項１に記載の結合器。
16. 前記モノリシックベース基板はセラミック材料を含む、請求項１に記載の結合器。
17. 前記結合器の結合係数は、約２５０ＭＨｚから約６ＧＨｚまでの範囲の下限と、前記下限より少なくとも２ＧＨｚ大きい上限とを有する結合周波数範囲にわたって約４ｄＢ未満変動する、請求項１に記載の結合器。
18. 前記周波数範囲の前記下限は約２ＧＨｚである、請求項１７に記載の結合器。
19. 表面実装可能結合器であって、
    モノリシックベース基板と、
    前記結合器を表面実装するために前記結合器の外側に沿って露出した少なくとも１つのポートと、
    少なくとも１つの薄膜コンポーネントとを含み、
    前記結合器の占有面積は約３ｍｍ^２未満であり、
    前記結合器の結合係数は、約２５０ＭＨｚから約６ＧＨｚまでの範囲の下限と、前記下限より少なくとも２ＧＨｚ大きい上限とを有する結合周波数範囲にわたって約４ｄＢ未満変動する、表面実装可能結合器。
20. 前記少なくとも１つの薄膜コンポーネントは薄膜抵抗器を含む、請求項１９に記載の結合器。
21. 前記薄膜抵抗器は窒化タンタルを含む、請求項２０に記載の結合器。
22. 前記モノリシックベース基板の第１の表面上に配置された誘電体層をさらに含み、前記誘電体層は第１の表面と第２の表面とを有し、前記誘電体層の前記第２の表面は前記モノリシックベース基板の前記第１の表面に対向する、請求項１９に記載の結合器。
23. 前記モノリシックベース基板の前記第１の表面の上に形成された第１の電極と前記誘電体層の前記第１の表面の上に形成された第２の電極とを含む薄膜キャパシタをさらに含む、請求項２２に記載の結合器。
24. 前記少なくとも１つの薄膜コンポーネントは、前記モノリシックベース基板の前記第１の表面の上に形成された第１の導電層と、前記誘電体層の前記第１の表面の上に形成された第２の導電層と、前記第１の導電層を前記第２の導電層に接続するビアとを含む薄膜インダクタを含む、請求項２２に記載の結合器。
25. 前記少なくとも１つの薄膜コンポーネントは薄膜キャパシタを含む、請求項１９に記載の結合器。
26. 前記少なくとも１つの薄膜コンポーネントは薄膜インダクタを含む、請求項１９に記載の結合器。
27. 前記少なくとも１つのポートは、結合ポートと、入力ポートと、出力ポートとを含み、
    前記少なくとも１つの薄膜コンポーネントは、
    第１の薄膜インダクタと、
    前記第１の薄膜インダクタに誘導結合され、前記入力ポートと前記出力ポートとの間に電気的に接続された第２の薄膜インダクタとを含む、請求項１９に記載の結合器。
28. 前記第１の薄膜インダクタを前記結合ポートに電気的に接続する薄膜回路をさらに含む、請求項２７に記載の結合器。
29. 前記薄膜回路は薄膜抵抗器を含む、請求項２７に記載の結合器。
30. 前記薄膜回路は薄膜キャパシタを含む、請求項２７に記載の結合器。
31. 前記薄膜回路は第３の薄膜インダクタを含む、請求項２７に記載の結合器。
32. 前記第１の薄膜インダクタは、第１の方向に長い第１の導電層を含み、前記第２の薄膜インダクタは前記第１の導電層と平行であり、前記第１の導電層の少なくとも一部に沿って前記第１の方向に対して垂直な第２の方向にほぼ均等な間隔で前記第１の導電層から離隔された第２の導電層を含む、請求項２７に記載の結合器。
33. 前記モノリシックベース基板の前記第２の表面の上に形成されたカバー層をさらに含む、請求項１９に記載の結合器。
34. 前記カバー層は酸窒化シリコンを含む、請求項３３に記載の結合器。
35. 前記結合器の長さは約２ｍｍ未満である、請求項１９に記載の結合器。
36. 前記結合器の幅は約１ｍｍ未満である、請求項１９に記載の結合器。
37. 前記モノリシックベース基板はセラミック材料を含む、請求項１９に記載の結合器。
38. 前記周波数範囲の前記下限は約２ＧＨｚである、請求項１９に記載の結合器。
39. 前記少なくとも１つの薄膜コンポーネントは、約５０マイクロメートル未満の厚さを有する層を含む、請求項１９に記載の結合器。
40. 表面実装可能結合器を形成する方法であって、
    第１の表面と、前記底面とは反対側の第２の表面とを有するモノリシックベース基板を設けるステップと、
    前記モノリシックベース基板の前記第１の表面の上に複数のポートを形成するステップと、
    第１の薄膜インダクタを形成するステップと、
    前記第１の薄膜インダクタに誘導結合され、前記入力ポートと前記出力ポートとの間に電気的に接続された第２の薄膜インダクタを形成するステップと、
    少なくとも１つの薄膜コンポーネントを含み、前記第１の薄膜インダクタを前記結合ポートに電気的に接続する薄膜回路であって、少なくとも１つの薄膜コンポーネントを含む前記薄膜回路を形成するステップとを含む、方法。