JP2023550774A - コンパクトな薄膜表面実装可能結合器 - Google Patents

Abstract

表面実装可能薄膜結合器が、モノリシックベース基板と、モノリシックベース基板の上に形成された複数のポートとを含んでもよい。表面実装可能薄膜結合器は、複数のポートのうちの少なくとも１つのポートに接続された少なくとも１つの薄膜コンポーネントを含んでもよい。表面実装可能薄膜結合器は、１ＧＨｚを超える下限と下限より少なくとも２００ＭＨｚ高い上限とを有する結合周波数範囲にわたって－５ｄＢより大きく－１ｄＢ未満である結合係数を示すことができる。結合器の占有面積は約３ｍｍ２未満とすることができる。

Description

関連出願の相互参照
本出願は、２０２０年１１月２４日出願の米国仮特許出願第６３／１１７，６１５号の優先権を主張し、参照によりその全体が本明細書に組み込まれる。

結合器は一般に、直接電気接続なしにソース線を結合線に結合し、信号線の電気信号を結合線に再現する。微細化の趨勢によって、微小な受動コンポーネントがますます望まれるようになっている。しかし、微細化により、そのような微小な結合器の表面実装の困難度が増している。したがって、当技術分野では、コンパクトな表面実装可能薄膜結合器が歓迎されるであろう。

本発明の一実施形態によると、表面実装可能薄膜結合器が、モノリシックベース基板と、モノリシックベース基板の上に形成された複数のポートとを含んでもよい。表面実装可能薄膜結合器は、複数のポートのうちの少なくとも１つのポートに接続された少なくとも１つの薄膜コンポーネントを含んでもよい。表面実装可能薄膜結合器は、１ＧＨｚを超える下限と、下限より少なくとも２００ＭＨｚ高い上限とを有する結合周波数範囲にわたって－５ｄＢより大きい結合係数を示すことができる。結合器の占有面積は約３ｍｍ^２未満とすることができる。

本発明の別の実施形態によると、表面実装可能薄膜結合器が、モノリシックベース基板と、モノリシックベース基板の上に形成された複数のポートとを含んでもよい。複数のポートは、分離ポートと、結合ポートと、入力ポートと、出力ポートとを含んでもよい。入力ポートと出力ポートとの間に第１の薄膜インダクタが接続されてもよい。第２の薄膜インダクタが結合ポートと分離ポートとの間に接続され、第１の薄膜インダクタに誘導結合されてもよい。結合器の占有面積は約３ｍｍ^２未満とすることができる。

本発明の別の実施形態によると、表面実装可能薄膜結合器を形成する方法が、モノリシックベース基板を設けることと、モノリシックベース基板の上に複数のポートを形成することとを含んでもよい。複数のポートは、分離ポートと、結合ポートと、入力ポートと、出力ポートとを含んでもよい。方法は、入力ポートと出力ポートとの間に接続された第１の薄膜インダクタを形成することを含んでもよい。方法は、結合ポートと分離ポートとの間に接続され、第１の薄膜インダクタに誘導結合された第２の薄膜インダクタを形成することを含んでもよい。結合器の占有面積は約３ｍｍ^２未満とすることができる。

本明細書には、当業者を対象とする本発明の最良の形態を含む本発明の完全で実施可能な開示が記載されている。本明細書では以下の添付図面を参照する。

本開示の態様によるコンパクトな薄膜表面実装可能結合器を示す概略図である。 本開示の態様による結合器の一実施形態を示す上面図である。 図２の結合器の側面図である。 本開示の態様によるコンパクトな薄膜表面実装可能結合器のモノシリック基板の上に形成可能な、例示の第１のパターン形成導電層を示す図である。 本開示の態様による、図４Ａの第１の層の上に形成可能な例示の第２のパターン形成導電層を示す図である。 本開示の態様による、図４Ｂの第２の層の上に形成可能な例示の第２のパターン形成導電層を示す図である。 本開示の態様による表面実装可能結合器を形成する方法を示すフローチャートである。 ２ＧＨｚから３ＧＨｚまでに及ぶ周波数範囲にわたる、図１および図４Ｃの結合器として全体的に構成された３ｄＢ結合器の理論的に計算されたＳパラメータを示すグラフである。 ３ＧＨｚから４．５ＧＨｚまでに及ぶ周波数範囲にわたる、図１および図４Ｃの結合器として全体的に構成された３ｄＢ結合器の論理的に計算されたＳパラメータを示すグラフである。 本開示の態様による結合器を含む電源を示す図である。

本明細書および添付図面全体を通して参照文字の繰り返しの使用は、本発明の同一または類似の特徴または要素を表すことを意図している。

コンパクトな表面実装可能パッケージにおいて高周波の均等な結合を実現する表面実装薄膜結合器が提供される。結合器は一般に、結合器の入力ポートに入力信号が印加されるのに応答して、結合ポートにおいて結合信号を再生する。実施形態によっては、結合器は３ｄＢスプリッタ／コンバイナとして構成可能である。３ｄＢスプリッタ／コンバイナは、入力信号を結合ポートと出力ポートとにほぼ均等に分配することができる。入力信号は、結合線と出力線のそれぞれにおいて入力信号の振幅の半分の振幅で再生可能である。同様に、３ｄＢスプリッタ／コンバイナは、入力ポートに印加された第１の信号と結合ポートに印加された第２の信号とを合成して出力ポートにおいて合成信号を生成することができる。このような３ｄＢスプリッタ／コンバイナは、例えば図８を参照しながら後述する電源を含む、様々な用途で使用される。

一般に、本開示の薄膜結合器は、きわめてコンパクトな表面実装可能パッケージにおいてすぐれた性能特性を示す。したがって、この薄膜結合器は、プリント回路基板などの表面に実装される際にわずかなスペース（例えばわずかな占有面積）しか必要としない。このようなコンパクトなサイズは、電源などの表面実装技術を採用するデバイスが微小化するにつれて特に有用となり得る。

例えば、この結合器は占有面積が小さく、したがって、プリント回路基板に実装するためのスペースがより少なくて済む。結合器は、約３ｍｍ^２未満、実施形態によっては約２．５ｍｍ^２未満、実施形態によっては約２．０ｍｍ^２未満、実施形態によっては約１．５ｍｍ^２未満、実施形態によっては、約１．０ｍｍ^２未満、実施形態によっては約０．８ｍｍ^２未満、実施形態によっては約０．６ｍｍ^２未満の占有面積を有する場合がある。

結合器は、約２．０ｍｍ未満、実施形態によっては、約１．８ｍｍ未満、実施形態によっては約１．５ｍｍ未満、実施形態によっては約１．１ｍｍ未満の長さを有する場合がある。結合器の幅は、約１．２ｍｍ未満、実施形態によっては約１ｍｍ未満、実施形態によっては約０．８ｍｍ未満、実施形態によっては約０．７ｍｍ未満、実施形態によっては約０．６ｍｍ未満の場合がある。実施形態によっては、薄膜結合器は、１２０６、８０５、０５０４、０４０２、０３０３、０２０２またはこれより小さいＥＩＡケースサイズを有する場合がある。

この結合器は、一般には、モノリシックベース基板を含む。例えばグリッドアレイ型実装（例えば、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型など）を使用して結合器を表面実装するために、結合器の外側に沿って少なくとも１つのポート（例えば、入力ポート、出力ポート、結合ポートおよび／または分離ポート）が露出してもよい。結合器は、モノリシックベース基板と、モノリシックベース基板の上に形成された複数のポートとを含んでもよい。複数のポートのうちの少なくとも１つのポートに少なくとも１つの薄膜コンポーネントが接続されてもよい。表面実装可能薄膜結合器は、１ＧＨｚを超える下限と下限より少なくとも２００ＭＨｚ高い上限とを有する結合周波数範囲にわたって－５ｄＢより大きい結合係数を示すことができる。例えば、結合周波数範囲の下限は、約１ＧＨｚから約８ＧＨｚまでの範囲とすることができ、実施形態によっては約１．５ＧＨｚから約６ＧＨｚ、さらに実施形態によっては約２ＧＨｚから約４ＧＨｚとすることができる。上限は、下限より２００ＭＨｚ以上高く、実施形態によっては下限より３００ＭＨｚ以上高く、実施形態によっては下限より５００ＭＨｚ以上高く、実施形態によっては下限より８００ＭＨｚ以上高く、実施形態によっては下限より１ＧＨｚ以上高く、さらに実施形態によっては下限より２ＧＨｚ以上高くすることができる。

実施形態によっては、結合器は、結合周波数範囲にわたって－５ｄＢより大きく－１ｄＢ未満である結合係数を示すことができる。例えば、上述のように、実施形態によっては、結合器は３ｄＢ結合器とすることができる。そのような実施形態では、結合器は約－３ｄＢの結合係数を示すことができる。例えば、結合器は、－２ｄＢと－４ｄＢの間、実施形態によっては－２．５ｄＢと－３．５ｄＢの間の結合係数を示すことができる。別の実施例として、結合周波数範囲は、約２ＧＨｚから約３ＧＨｚ、実施形態によっては約２ＧＨｚから約４ＧＨｚ、さらに実施形態によっては約３ＧＨｚから約４．５ＧＨｚまでに及ぶことがある。

結合器は、結合周波数範囲にわたって一定した結合を行うことができる。例えば、結合器は、結合周波数範囲にわたって変動が５ｄＢ未満、実施形態によっては４．５ｄＢ未満、実施形態によっては４ｄＢ未満、実施形態によっては３．５ｄＢ未満、さらに実施形態によっては３ｄＢ未満の結合係数を示すことができる。結合係数の変動は、１ＧＨｚごとに５ｄＢ未満、実施形態によっては１ＧＨｚごとに３ｄＢ未満、実施形態によっては１ＧＨｚごとに２ｄＢ未満、実施形態によっては１ＧＨｚごとに１．５ＧＨｚ未満、さらに実施形態によっては１ＧＨｚごとに１．２ｄＢ未満とすることができる。

結合器は、結合周波数範囲にわたって約－１０ｄＢ未満、実施形態によっては結合周波数範囲にわたって約－１２ｄＢ未満、実施形態によっては約－１４ｄＢ未満、実施形態によっては約－１６ｄＢ未満、さらに実施形態によっては約－１７ｄＢ未満の分離係数を示すことができる。結合周波数範囲にわたる低い分離係数は、すぐれた指向性を示す。それに対して、高い分離係数（例えば－１０ｄＢより大きい分離係数）は、損失の多い結合器を示すことになる。

結合器は、入力ポートによって受信した入力信号に応答して（例えば分離ポートに対して）結合ポートで結合信号を生成するように構成された１つまたは複数の薄膜コンポーネントを含んでもよい。例えば、結合器は、入力ポートと出力ポートとの間に接続された第１の薄膜インダクタを含んでもよい。結合器は、結合ポートと分離ポートとの間に接続され、第１の薄膜インダクタに誘導結合された第２の薄膜インダクタを含んでもよい。

実施形態によっては、結合器は、１つまたは複数の薄膜キャパシタを含んでもよい。例えば、入力ポートと結合ポートとの間に第１の薄膜キャパシタが接続されてもよい。分離ポートと出力ポートとの間に第２の薄膜キャパシタが接続されてもよい。

結合器は、モノリシックベース基板を含んでもよい。モノリシックベース基板の上に複数の層が形成されてもよい。複数の層は、誘電材料および／または保護材料を含んでもよい。結合器は、様々な層の上および／または間に形成された薄膜コンポーネントを含む、パターン形成導電層を含んでもよい。実施形態によっては、これらの層の上にカバー層が形成されてもよい。カバー層は、酸窒化シリコンなどの様々な適切な材料を含んでもよい。実施形態によっては、カバー層の上に第１の保護層が形成されてもよい。第１の保護層は、ポリイミドなどの様々な適切な材料を含んでもよい。

ポートは、これらの層を（および第１の保護層があれば第１の保護層も）貫通して延び、第１のパターン形成導電層（たとえばモノリシックベース基板に隣接）、第２のパターン形成導電層、および／または第３のパターン形成導電層に電気的に接続してもよい。ポートは、結合器がポートを介して（例えばプリント回路に）実装され、電気的に接続可能なように、カバー層の外面を越えて突出してもよい（例えば「フリップチップ」）。ポートは、選択的エッチングとそれに続いて、例えば電気めっきを使用した導電材料（例えば銅）の堆積によって形成されてもよい。ポートは、スズ、ニッケルまたはこれらの混合物のめっきなどの導電性材料の上に１つまたは複数の層を含んでもよい。

本明細書で使用する場合、第２の層「の上に形成されている」第１の層とは、結合器の厚さ方向を基準にして第１の層が第２の層の上に配置されていることを指す場合がある。第１の層は、第２の層に直接接触していてもよい。しかし、第１の層と第２の層とが互いに直接接触しないように、これらの層の間に中間層も形成されてもよい。

カバー層は、例えば後述するような適切なセラミック誘電材料を含んでもよい。カバー層は、約１００マイクロメートルから約６００マイクロメートル、実施形態によっては約１２５マイクロメートルから約５００マイクロメートル、実施形態によっては約１５０マイクロメートルから約４００マイクロメートル、さらに実施形態によっては約１７５マイクロメートルから約３００マイクロメートルの範囲の厚さを有してもよい。

ベース基板、誘電体層、および／またはカバー層は、１つまたは複数の適切なセラミック材料を含んでもよい。適切な材料は概ね電気絶縁性であり、熱伝導性である。誘電材料の例には、二酸化ハフニウム（ＨＦＯ_２）、酸化アルミニウム（ＡＬ_２Ｏ_３）、五酸化タンタル（Ｔａ_２Ｏ_５）、酸窒化シリコン、窒化シリコン、酸化シリコン、および、絹などの有機材料が含まれる。別の実施形態では、以下の誘電材料のうちの１つまたは複数を採用してもよい。すなわち、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム、タンタル酸ビスマスストロンチウム、ニオブ、このような物質の酸化物または窒化物、ＮＰＯ（ＣＯＧ）、Ｘ７Ｒ、Ｘ７Ｓ、Ｚ５Ｕ、Ｙ５Ｖ製剤、ドープまたは非ドープＰＺＴ誘電体などの鉛系材料などがある。

ベース基板および／またはカバー層は、ガラス、セラミック、有機材料、またはこれらの混合物を含むことができる。ベース基板および／またはカバー層のその他の材料の例には、アルミナ、窒化アルミニウム、酸化ベリリウム、酸化アルミニウム、窒化ホウ素、シリコン、炭化シリコン、シリカ、ガリウムヒ素、窒化ガリウム、酸化ジルコニウム、これらの混合物、このような物質の酸化物および／または窒化物、または任意のその他の適切なセラミック材料がある。その他のセラミック材料には、チタン酸カルシウム（ＣａＴｉＯ_３）、酸化亜鉛（ＺｎＯ）、低火度ガラス含有セラミック、およびその他のガラス結合材料がある。

実施形態によっては、ベース基板、誘電体層および／またはカバー層のうちの１つまたは複数が、サファイヤまたはルビーを含んでもよい。サファイヤおよびルビーは、追加微量物質を含有する酸化アルミニウム（セラミック材料）の結晶形態である、コランダムの一種である。サファイヤを含む基板は、優れた電気絶縁、熱放散および高温安定性を含むいくつかの利点を示す場合がある。さらに、サファイヤは概ね透明であるため、結合器の内部フィーチャを目視検査することができ、それによって完成コンポーネントの品質の検査に付随する時間と困難度が低減される。

ベース基板、誘電体層および／またはカバー層は、２５℃の動作温度および１ｋＨｚの周波数で、ＡＳＴＭ Ｄ２１４９－１３に従って測定された約３０未満の誘電率、実施形態によっては約２５未満、実施形態によっては約２０未満、実施形態によっては、約１５未満の誘電率を有する材料を含んでもよい。しかし、他の実施形態では、より高い周波数および／またはより微小なコンポーネントを実現するために、３０より高い誘電率を有する材料を使用してもよい。例えば、そのような実施形態では、誘電率は、２５℃の動作温度および１ｋＨｚの周波数で、ＡＳＴＭ Ｄ１４９－１３に従って測定された、約３０から約１２０の範囲またはそれ以上、実施形態によっては約５０から約１００、実施形態によっては約７０から約９０の範囲であってもよい。

薄膜コンポーネントは、様々な適切な材料から形成されてもよい。薄膜インダクタおよび／またはキャパシタは、導電層を含んでもよい。導電層は、様々な適切な導電材料を含んでもよい。導電性材料の例としては、銅、ニッケル、金、スズ、鉛、パラジウム、銀、およびこれらの合金がある。しかし、薄膜製作に適した任意の導電性金属または非金属材料を使用してもよい。実施形態によっては、結合器は薄膜抵抗器を含んでもよい。薄膜抵抗器は抵抗層を含んでもよく、抵抗層は様々な適切な抵抗物質から形成されてもよい。例えば、抵抗層は、窒化タンタル（ＴａＮ）、ニッケルクロム（ＮｉＣｒ）、タンタルアルミナイド、クロム・シリコン、窒化チタン、チタン・タングステン、タンタル・タングステン、これらの物質の酸化物および／または窒化物、および／または任意のその他の適切な薄膜抵抗材料を含んでもよい。

薄膜コンポーネントの層は、約５０マイクロメートル以下、実施形態によっては２０マイクロメートル以下、実施形態によっては１０マイクロメートル以下、実施形態によっては５マイクロメートル以下の厚さを有してもよい。例えば、実施形態によっては、薄膜コンポーネントの厚さは、約０．０５マイクロメートルから約５０マイクロメートルの範囲、実施形態によっては約０．１マイクロメートルから約２０マイクロメートル、実施形態によっては約０．３マイクロメートルから約１０マイクロメートル、実施形態によっては約１マイクロメートルから約５マイクロメートルの範囲であってもよい。

薄膜コンポーネントは、様々な適切な減法プロセス、準加法プロセスまたは完全加法プロセスを使用して精密に形成してもよい。例えば、物理気相付着および／または化学気相付着を使用してもよい。例えば、実施形態によっては、薄膜コンポーネントは、物理気相付着の一種であるスパッタリングを使用して形成してもよい。しかし、例えばプラズマ化学気相付着（ＰＥＣＶＤ）、無電解めっき、電気めっきを含む様々なその他の適切なプロセスを使用してもよい。薄膜コンポーネントの目的の形状を作成するために、リソグラフィマスクとエッチングを使用してもよい。反応性ガスまたは非反応性ガス（例えば、アルゴン、窒素、酸素、塩素、ホウ素、三塩化物）のプラズマを使用したドライエッチング、および／またはウェットエッチングを含む、様々な適切なエッチング技法を使用してもよい。

実施形態によっては、結合器は、薄膜コンポーネントのうちの１つまたは複数の薄膜コンポーネントと接触した少なくとも１つの接着層を含んでもよい。接着層は、薄膜コンポーネントと、ベース基板、誘電体層および／またはカバー層などの隣接層との接着を向上させるのに適した様々な材料であるか、またはそのような材料を含んでもよい。例として、接着層は、Ｔａ、Ｃｒ、ＴａＮ、ＴｉＷ、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでもよい。例えば、接着層は、タンタル（Ｔａ）（例えばタンタルまたはその酸化物または窒化物）であるかまたはそれを含んでもよく、マイクロストリップとベース基板との接着を向上させるためにマイクロストリップとベース基板との間に形成してもよい。理論にとらわれずに、接着層の材料は、格子不整合および残留応力などの現象を克服するように選択されてもよい。

接着層は、様々な適切な厚さを有してもよい。例えば、実施形態によっては、接着層の厚さは、約１００オングストロームから約１０００オングストロームまでの範囲、実施形態によっては約２００オングストロームから約８００オングストローム、実施形態によっては、約４００オングストロームから約６００オングストロームの範囲であってもよい。

上記で示したように、結合器は、コンポーネントを表面実装するために結合器の底面に沿って露出したポートを使用して、プリント回路基板（ＰＣＢ）などの実装面に表面実装するように構成してもよい。例えば、結合器は、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型実装、または任意のその他の適切な種類のグリッドアレイ型表面実装などの、グリッドアレイ型表面実装用に構成されてもよい。したがって、ポートは、例えば表面実装デバイス（ＳＭＤ）の場合のように、ベース基板の側面に沿って延びていなくてもよい。したがって、実施形態によっては、ベース基板および／または結合器の側面には導電材料がなくてもよい。

実施形態によっては、結合器は、結合器の底面に沿って露出した第１の保護層、および／または結合器の上面に沿って露出した第２の保護層を含んでもよい。例えば、第１の保護層は、カバー層の上に形成されてもよい。実施形態によっては、第２の保護層は、モノリシックベース基板の第２の表面の上に形成されてもよい。第１の保護層および／または第２の保護層は、ポリマー材料（例えばポリイミド）、ＳｉＮＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ベンゾシクロブテンまたはガラスの層を含んでもよい。第１の保護層および／または第２の保護層は、約１マイクロメートルから約３００マイクロメートル、実施形態によっては約５マイクロメートルから約２００マイクロメートル、実施形態によっては、約１０マイクロメートルから約１００マイクロメートルの範囲の厚さを有してもよい。
Ｉ．例示の実施形態
図１に、本開示の態様による結合器１００の概略図を示す。結合器１００は、入力ポート１０２と、出力ポート１０４と、結合ポート１０６と、分離ポート１０８とを含んでもよい。第１のインダクタ１１０が第２のインダクタ１１２に誘導結合されてもよい。第１のインダクタ１１０は、入力ポート１０２と出力ポート１０４との間に接続されてもよい。第２の薄膜インダクタ１１２が結合ポート１０６と分離ポート１０８との間に接続されてもよい。

実施形態によっては、入力ポート１０２と結合ポート１０６との間に第１の薄膜キャパシタ１１４が結合されてもよい。分離ポート１０８と出力ポート１０４との間に第２の薄膜キャパシタ１１６が接続されてもよい。

しかし、本開示の範囲内で、他の構成を採用することができる。例えば、１つまたは複数のキャパシタ１１４、１１６を省いてもよい。目的の性能特性を与えるために、追加のキャパシタ、インダクタ、および／または抵抗器を採用してもよい。当業者は、本開示の範囲内で様々な構成が可能であることがわかるであろう。

図２に、本開示の態様による結合器２００の一実施形態の上面図を示す。結合器２００は、例えば入力ポート２０２、出力ポート２０４、結合ポート２０６、および／または分離ポート２０８を含む、複数のポートを含んでもよい。第１の薄膜インダクタ２１０が第２の薄膜インダクタ２１２に誘導結合されてもよい。第１のインダクタ２１０は、入力ポート２０２と出力ポート２０４との間に接続されてもよい。例えば、第１の薄膜インダクタ２１０は、例えば図４Ａから図４Ｃを参照しながら後述するように、結合器２００の厚さ方向に第２の薄膜インダクタ２１２のパターン形成導電線から分離されたパターン形成導電線を含むことができる。第２の薄膜インダクタ２１２は、例えば１つまたは複数のビア２０９によって結合ポート２０６と分離ポート２０８との間に接続されてもよい。第２の薄膜インダクタ２１２は、結合器２００の厚さ方向に（例えば図３に示す第２の層２４４によって）第１の薄膜インダクタ２１０のパターン形成導電線から分離されたパターン形成導電線を含むことができる。

実施形態によっては、入力ポート２０２と結合ポート２０６との間に第１の薄膜キャパシタ２１４が接続されてもよい。第１の薄膜キャパシタ２１４は、第１の部分２１４ａと第２の部分２１４ｂとからなってもよい。第１の部分２１４ａは、結合器２００の１つの層上の第１のパターン形成導電線によって形成されてもよく、第２の部分２１４ｂは、結合器２００の厚さ方向に第１の部分２１４ａを有する層から分離された別の層上の第２のパターン形成導電線によって形成されてもよい。分離ポート２０８と出力ポート２０４との間に第２の薄膜キャパシタ２１６が接続されてもよい。第２の薄膜キャパシタ２１６は、第１の部分２１６ａと第２の部分２１６ｂとからなってもよい。第１の部分２１６ａは、結合器２００の１つの層上の第１のパターン形成導電線によって形成されてもよく、第２の部分２１６ｂは結合器２００の厚さ方向に第１の部分２１６ａを有する層から分離された別の層上の第２のパターン形成導電線によって形成されてもよい。

結合器２００は、長手方向２２０の長さ２１８と横方向２２４の幅２２２とを有してもよい。上述のように、結合器２００は、結合器の長さ２１８に幅２２２を乗じた値に等しい結合器２００の面積として定義することができる微小な占有面積（例えば約３ｍｍ^２未満）を有し、したがってプリント回路基板上に実装するためのスペースが少なくて済む。

第１の薄膜キャパシタ２１４の第１の部分２１４ａと第２の薄膜キャパシタ２１６の第１の部分２１６ａの斑点状陰影、第１の薄膜インダクタ２１０の格子状陰影、および第２の薄膜インダクタ２１２のクロスハッチ陰影など、異なる要素の陰影の違いは、図２において異なる要素を区別するためなど、図面を詳細に見ることを目的としているに過ぎないことを理解されたい。また、図２は、ポート２０２、２０４、２０６、２０８、第１のインダクタ２１０、第２のインダクタ２１２、第１のキャパシタ２１４、第２のキャパシタ２１２など、結合器２００の様々な要素の、結合器２００の少なくとも一部の実施形態における互いに対して相対的な位置またはレイアウトを示しており、図２は様々なパターン形成導電線の、例えば厚さ方向の相対位置を必ずしも表していない。

図３を参照すると、結合器２００はモノリシックベース基板２４０を含んでもよい。結合器２００の厚さ方向２４３を基準にしてモノリシックベース基板２４０の上に、第１の層２４２が形成されてもよい。第１の層２４２の上に第２の層２４４が形成されてもよい。第２の層２４４の上にカバー層２４６が形成されてもよい。モノリシックベース基板２４０の上に第１のパターン形成導電層２４８が形成されてもよい。第１の層２４２の上に第２のパターン形成導電層２５０が形成されてもよい。第２の層２４４の上に第３のパターン形成導電層２５２が形成されてもよい。パターン形成導電層２４８、２５０、２４２のうちの１つまたは複数の層の上に、および／または第１の層２４２、第２の層２４４および／または第３の層２４６の上に、１つまたは複数の保護層が形成されてもよい。例えば、第２のパターン形成導電層２４８と第１の層２４２との間に保護層が形成されてもよい。保護層は、ポリイミドなどのポリマー材料を含んでもよい。

層２４２、２４４のうちの１つまたは複数の層を貫通して１つまたは複数のビア２０９が形成されてもよい。カバー層２４６は、酸窒化シリコンなどの様々な適切な材料を含んでもよい。実施形態によっては、カバー層２４６の上に第１の保護層が形成されてもよい。第１の保護層は、ポリイミドなどの様々な適切な材料を含んでもよい。

図３を参照すると、ポート２０２、２０４、２０６、２０８が層２４２、２４４、２４６（および第１の保護層があれば第１の保護層）を貫通して延びてもよく、例えば図４Ａから図４Ｃに関して説明し、図示しているように、第１のパターン形成導電層２４８、第２のパターン形成導電層２５０、および／または第３のパターン形成導電層２５２と電気的に接続してもよい。

ポート２０２、２０４、２０６、２０８は、結合器２００をポート２０２、２０４、２０６、２０８を介して（例えばプリント回路に）実装し、電気的に接続することができるように、カバー層２４６の外面２５４より突出してもよい。ポート２０２、２０４、２０６、２０８は、選択的エッチングとそれに続く、例えば電気めっきを使用した導電材料（例えば銅）の堆積によって形成されてもよい。ポート２０２、２０４、２０６、２０８は、スズ、ニッケルまたはこれらの混合物のめっきなどの導電性材料の上の１つまたは複数の層を含んでもよい。

図４Ａから図４Ｃに、本開示の態様による例示の導電パターンを示す。図４Ａは、モノリシックベース基板２４０の上に形成可能な例示の第１のパターン形成導電層２４８を示す。図４Ｂは、第１の層２４２の上に形成可能な例示の第２のパターン形成導電層２５０を示す。図４Ｃは、第２の層２４４の上に形成可能な例示の第３のパターン形成導電層２５２を示す。

図５を参照すると、本開示の態様は、表面実装可能結合器を形成する方法５００を対象とする。全体として、ここでは方法５００について、図１から図４Ｃを参照して上述した薄膜結合器２００を参照しながら説明する。しかし、開示する方法５００は、任意の適切な薄膜結合器で実装することもできることを理解されたい。さらに、図５では、例示と説明のために特定の順序で行われるステップを示しているが、本明細書で説明する方法は、いかなる特定の順序または配置にも限定されない。本明細書で示されている開示を使用する当業者は、本開示の範囲から逸脱することなく、本明細書で開示する方法の様々なステップを様々な仕方で省略、並べ替え、組み合わせ、および／または改変することができることがわかるであろう。

方法５００は、（５０２）で、モノリシックベース基板を設けることを含んでもよい。モノリシックベース基板は、１つまたは複数の適切なセラミック材料、サファイヤ、またはルビーなど、本明細書に記載の様々な材料であるか、またはそのような材料を含んでもよい。

方法５００は、（５０４）で、モノリシックベース基板の上に複数のポートを形成することを含んでもよい。複数のポートは、例えば図１から図４Ｃを参照しながら上述したように、分離ポートと、結合ポートと、入力ポートと、出力ポートとを含むことができる。モノリシックベース基板上に一連の層を堆積させることができる。それを通してポートを形成または堆積させることができる開口または窓を、これらの一連の層内に形成することができる。

方法５００は、（５０６）で、入力ポートと出力ポートとの間に接続された第１の薄膜インダクタを形成することを含んでもよい。方法５００は、（５０８）で、結合ポートと分離ポートとの間に接続され、第１の薄膜インダクタに誘導結合された第２の薄膜インダクタを形成することを含んでもよい。例えば、図２から図４Ｃを参照しながら上述したように、第１の薄膜インダクタは、第２の薄膜導電体のパターン形成導電線から結合器の厚さ方向に分離されたパターン形成導電線を形成することを含むことができる。例えば、第１の薄膜インダクタの形成は、導電層を（例えば、第１の層２４２の上に第２のパターン形成導電層２５０を）堆積させることとパターン形成することとを含むことができる。第２の薄膜インダクタの形成は、導電層を（例えば、第２の層２４４の上に第３のパターン形成導電層２５２を）堆積させることとパターン形成することとを含むことができる。

実施形態によっては、方法５００は、（５１０）で、例えば図１から図４Ｃを参照しながら上述したように、入力ポートと結合ポートとの間に接続された第１の薄膜キャパシタを形成することと、分離ポートと出力ポートとの間に接続された第２の薄膜キャパシタを形成することとを含んでもよい。
ＩＩ．シミュレーションデータ
図６に、本開示の態様による、図１から図４Ｃの結合器２００を参照しながら上述したように全体として構成された第１の結合器の、理論的に計算されたＳパラメータを示す。図６は、２ＧＨｚから３ＧＨｚに及ぶ周波数範囲にわたるＳパラメータを示す。当技術分野で了解されているように、ＳパラメータはＳ（ａ，ｂ）という形で添字を使用して表される。値ａおよびｂは、各Ｓパラメータが、ポートａで入力された信号の結果としてポートｂで生じる信号を表すと理解することができるように、Ｓパラメータに関連するポート番号を示す。当技術分野で了解されているように、Ｓパラメータは一般に以下のように称される。

図６に示すように、この実施例では、結合係数は２ＧＨｚにおける約－４ｄＢから３ＧＨｚにおける－２ｄＢまで変動する。したがって、結合係数は２ＧＨｚから３ＧＨｚまでの周波数範囲にわたって約２ｄＢ変動する。結合係数は、図６に示す周波数範囲にわたって１ＧＨｚごとに約２ｄＢ変動する。

しかし、結合周波数範囲は２．３ＧＨｚから２．７ＧＨｚまでと定義することができる。以下の表に、この結合周波数範囲の上限と下限における結合係数を示す。

結合係数は、結合周波数範囲にわたって約０．６５ｄＢ変動する場合がある。結合周波数範囲の上限２．７ＧＨｚは、結合周波数範囲の下限２．３ＧＨｚより４００ＭＨｚ高い。したがって、結合係数はこの実施例では結合周波数範囲にわたって１ＧＨｚごとに約１．６３ｄＢ変動する場合がある。

分離係数は、結合周波数範囲にわたって－１８ｄＢ未満である。このような低い分離係数は、すぐれた指向性を示す。これに対して、－１０ｄＢより大きい分離係数は損失の多い結合器を示すことになる。

図７は、本開示の態様による、図１から図４Ｃの結合器２００を参照しながら上述したように全体が構成された第２の結合器の、理論的に計算されたＳパラメータを示す。この実施例では、結合係数は３ＧＨｚにおける－４．５ｄＢから４．５ＧＨｚにおける約－２．５ｄＢまで変動する。したがって、２ＧＨｚから３ＧＨｚまでの周波数範囲にわたって結合係数は約２ｄＢ変動する。結合係数は、図７に示す周波数範囲にわたって１ＧＨｚごとに約２ｄＢ変動する。

しかし、結合周波数範囲を３．７ＧＨｚから４ＧＨｚまでと定義することができる。以下の表に、結合周波数範囲の上限と下限における結合係数を示す。

結合係数は、結合周波数範囲にわたって約１．０２ｄＢ変動する場合がある。結合周波数範囲の上限４ＧＨｚは結合周波数範囲の下限３．７ＧＨｚより３００ＭＨｚ高い。したがって、結合係数は、この実施例では結合周波数範囲にわたって１ＧＨｚごとに約１．０２ｄＢ変動する場合がある。

分離係数は、結合周波数範囲にわたって－１７ｄＢ未満である。このような低い分離係数は優れた指向性を示す。それに対して、－１０ｄＢより大きい分離係数は損失の多い結合器を示すことになる。
ＩＩＩ．試験
結合係数、挿入損失、リターン損失およびその他のＳパラメータ特性の試験を、信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して行ってもよい。例えば、信号源信号発生器を使用して、結合器の入力ポートに入力信号を印加し、結合器の結合ポートで結合信号を測定してもよい。
ＩＶ．用途
本開示の結合器は、様々な用途で使用することができる。例えば、用途としては、電力増幅器、ＷｉＦｉ、Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓ（ＷｉＭＡＸ）、無線ブロードバンド（ＷＩＢＲＯ）、ロングタームエボルーション（ＬＴＥ）、Ｂｌｕｅｔｏｏｔｈ、および／または、低出力無線ゲートウェイ用途がある。その他の例としては、パワー検出、周波数検出、および電圧定在波比（ＶＳＷＲ）モニタリングがある。

用途の例には、５Ｇ信号処理（例えば５Ｇ基地局）、スマートフォン、信号リピータ（例えばスモールセル）、中継局、レーダ、無線ＩＤ（ＲＦＩＤ）デバイス用に構成されたコンパクトなコンポーネントが含まれる。例えば、電源は本開示による３ｄＢ結合器を含むことができる。上述のように、３ｄＢ結合器はスプリッタ／コンバイナとも呼ばれる。優れた性能特性を有するコンパクトな３ｄＢ結合器は、より安価な電源設計を容易にすることができる。１つの強力でコストのかかる電源増幅器を使用する代わりに、例えば図８を参照しながら以下に説明するように、２つの３ｄＢ結合器を使用した１対のより強力でない、より安価な電源増幅器を採用することができる。

図８は、本開示の態様による結合器を含む電源８００を示す。電源８００は、例えば図１から図４Ｃの結合器２００に関して上述したような第１の結合器８０２を含む。第１の結合器８０２の分離ポート８０６が接地８０８に接続されてもよい。第１の結合器８０２の入力ポート８１０が電源８００の入力に相当してもよい。第１の結合器８０２の出力ポート８１２は、第１の増幅器８１４に接続することができる。第１の結合器８０２の結合ポート８１６は、第２の増幅器８１８に接続することができる。実施形態によっては、第１の結合器８０２は、出力ポート８１２で出力される信号に対して相対的に位相シフトされた結合信号を結合ポート８１６で提供するように構成可能である。例えば、結合ポート８１６における結合信号は、出力信号と９０度位相がずれることができる。

第１の増幅器８１４と第２の増幅器８１８は、第２の結合器８０４に接続されてもよい。より具体的には、第１の増幅器８１４は第２の結合器８０４の結合ポート８２０に接続することができる。第２の増幅器８１８は、第２の結合器８０４の入力ポート８２２に接続することができる。第２の結合器８０４の分離ポート８２４は接地８２６に接続することができる。第２の結合器８０４の出力ポート８２８は電力増幅器８００の出力に相当することができる。

本発明の趣旨および範囲から逸脱することなく、本発明の上記およびその他の修正および変形が、当業者によって実施可能である。さらに、様々な実施形態の態様の全体または一部の両方を入れ替えてもよいことを理解されたい。さらに、当業者は、以上の説明が例示に過ぎず、添付の特許請求の範囲にさらに記載されている本発明を限定することを意図していないことがわかるであろう。

Claims (32)

1. 表面実装可能薄膜結合器であって、
   モノリシックベース基板と、
   前記モノリシックベース基板の上に形成された複数のポートと、
   前記複数のポートのうちの少なくとも１つのポートに接続された少なくとも１つの薄膜コンポーネントとを含み、
   前記表面実装可能薄膜結合器が、１ＧＨｚを超える下限と前記下限より少なくとも２００ＭＨｚ高い上限とを有する結合周波数範囲にわたって－５ｄＢより大きく－１ｄＢより小さい結合係数を示し、
   前記結合器の占有面積が約３ｍｍ^２未満である、表面実装可能薄膜結合器。
2. 前記表面実装可能薄膜結合器が、前記結合周波数範囲にわたって約－３ｄＢの結合係数を示す、請求項１に記載の表面実装可能薄膜結合器。
3. 前記表面実装可能薄膜結合器が、前記結合周波数範囲にわたって変動が５ｄＢ未満である結合係数を示す、請求項１に記載の表面実装可能薄膜結合器。
4. 前記表面実装可能薄膜結合器が、前記結合周波数範囲にわたって変動が１ＧＨｚごとに３ｄＢ未満である結合係数を示す、請求項１に記載の表面実装可能薄膜結合器。
5. 前記表面実装可能薄膜結合器が、前記結合周波数範囲にわたって約－１０ｄＢ未満の分離係数を示す、請求項１に記載の表面実装可能薄膜結合器。
6. 前記結合器の幅が約１．２ｍｍ未満である、請求項１に記載の表面実装可能薄膜結合器。
7. 前記結合器の長さが約２ｍｍ未満である、請求項１に記載の表面実装可能薄膜結合器。
8. 前記結合器の占有面積が約３ｍｍ^２未満である、請求項１に記載の表面実装可能薄膜結合器。
9. 前記少なくとも１つの薄膜コンポーネントが、約５０マイクロメートル未満の厚さを有する層を含む、請求項１に記載の表面実装可能薄膜結合器。
10. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントが薄膜インダクタを含む、請求項１に記載の表面実装可能薄膜結合器。
11. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントが、薄膜キャパシタを含む、請求項１０に記載の表面実装可能薄膜結合器。
12. 前記複数のポートが分離ポートと結合ポートと入力ポートと出力ポートとを含み、前記薄膜回路の前記少なくとも１つの薄膜コンポーネントが、
    前記入力ポートと前記出力ポートとの間に接続された第１の薄膜インダクタと、
    前記結合ポートと前記分離ポートとの間に接続され、前記第１の薄膜インダクタに誘導結合された第２の薄膜インダクタとを含む、請求項１に記載の表面実装可能薄膜結合器。
13. 前記複数のポートが分離ポートと結合ポートと入力ポートと出力ポートとを含み、前記薄膜回路の前記少なくとも１つの薄膜コンポーネントが、
    前記入力ポートと前記結合ポートとの間に接続された第１の薄膜キャパシタと、
    前記分離ポートと前記出力ポートとの間に接続された第２の薄膜キャパシタとを含む、請求項１に記載の表面実装可能薄膜結合器。
14. 前記少なくとも１つの薄膜コンポーネントの上に形成されたカバー層をさらに含む、請求項１に記載の表面実装可能薄膜結合器。
15. 前記カバー層が酸窒化シリコンを含む、請求項１４に記載の表面実装可能薄膜結合器。
16. 前記薄膜回路の前記少なくとも１つの薄膜コンポーネントが第３の薄膜インダクタを含む、請求項１に記載の表面実装可能薄膜結合器。
17. 前記モノリシックベース基板がセラミック材料を含む、請求項１に記載の表面実装可能薄膜結合器。
18. 表面実装可能薄膜結合器であって、
    モノリシックベース基板と、
    前記モノリシックベース基板の上に形成された複数のポートであって、分離ポートと結合ポートと入力ポートと出力ポートとを含む、複数のポートと、
    前記入力ポートと前記出力ポートとの間に接続された第１の薄膜インダクタと、
    前記結合ポートと前記分離ポートとの間に接続され、前記第１の薄膜インダクタに誘導結合された第２の薄膜インダクタとを含み、
    前記結合器の占有面積が約３ｍｍ^２未満である、表面実装可能薄膜結合器。
19. 前記表面実装可能薄膜結合器が、結合周波数範囲にわたって約－１０ｄＢ未満の分離係数を示す、請求項１８に記載の表面実装可能薄膜結合器。
20. 前記表面実装可能薄膜結合器が、結合周波数範囲にわたって－１ｄＢと－５ｄＢの間の結合係数を示す、請求項１８に記載の表面実装可能薄膜結合器。
21. 前記表面実装可能薄膜結合器が、結合周波数範囲にわたって変動が５ｄＢ未満である結合係数を示す、請求項１８に記載の表面実装可能薄膜結合器。
22. 前記表面実装可能薄膜結合器が、結合周波数範囲にわたって変動が１ＧＨｚごとに３ｄＢ未満である結合係数を示す、請求項１８に記載の表面実装可能薄膜結合器。
23. 前記第１の薄膜インダクタまたは前記第２の薄膜インダクタのうちの少なくとも一方が、約５０マイクロメートル未満の厚さを有する層を含む、請求項１８に記載の表面実装可能薄膜結合器。
24. 前記入力ポートまたは前記分離ポートのうちの少なくとも一方に接続された少なくとも１つの薄膜キャパシタをさらに含む、請求項１８に記載の表面実装可能薄膜結合器。
25. 前記入力ポートと前記結合ポートとの間に接続された第１の薄膜キャパシタと、
    前記分離ポートと前記出力ポートとの間に接続された第２の薄膜キャパシタとをさらに含む、請求項１８に記載の表面実装可能薄膜結合器。
26. 前記第１の薄膜インダクタと前記第２の薄膜インダクタとの上に形成されたカバー層をさらに含む、請求項１８に記載の表面実装可能薄膜結合器。
27. 前記カバー層が酸窒化シリコンを含む、請求項２６に記載の表面実装可能薄膜結合器。
28. 前記結合器の幅が約１．２ｍｍ未満である、請求項１８に記載の表面実装可能薄膜結合器。
29. 前記結合器の長さが約２ｍｍ未満である、請求項１８に記載の表面実装可能薄膜結合器。
30. 前記モノリシックベース基板がセラミック材料を含む、請求項１８に記載の表面実装可能薄膜結合器。
31. 表面実装可能薄膜結合器を形成する方法であって、
    モノリシックベース基板を設けるステップと、
    前記モノリシックベース基板の上に複数のポートを形成するステップであって、前記複数のポートが分離ポートと結合ポートと入力ポートと出力ポートとを含む、複数のポートを形成するステップと、
    前記入力ポートと前記出力ポートとの間に接続された第１の薄膜インダクタを形成するステップと、
    前記結合ポートと前記分離ポートとの間に接続され、前記第１の薄膜インダクタに誘導結合された第２の薄膜インダクタを形成するステップとを含み、
    前記結合器の占有面積が約３ｍｍ^２未満である、方法。
32. 請求項１に記載の１つまたは複数の表面実装可能薄膜結合器を含む電源。

Images