TW202236734A - 微型化薄膜表面安裝耦合器 - Google Patents

Abstract

本發明所揭示之一種表面安裝薄膜耦合器可包含一單塊基底基板及形成於該單塊基底基板上方之複數個埠。該表面安裝薄膜耦合器可包含與該複數個埠之至少一個埠連接之至少一個薄膜組件。該表面安裝薄膜耦合器可在一耦合頻率範圍內提供大於-5 dB且小於-1 dB之一耦合因數，該耦合頻率範圍具有大於1 GHz之一下限及大於該下限至少200 MHz之一上限。該耦合器之一佔據面積可小於約3 mm ²。

Description

微型化薄膜表面安裝耦合器

耦合器一般在不直接電接觸之情況下將一源線與一耦合線耦合且將一電信號自源線複製至耦合線。一微型化趨勢增加了對小型被動耦合器之期望。然而，微型化增加表面安裝此等小型耦合器之難度。因此，技術中將歡迎一微型化表面安裝薄膜耦合器。

根據本發明之一個實施例，一種表面安裝薄膜耦合器可包含一單塊基底基板及形成於該單塊基底基板上方之複數個埠。該表面安裝薄膜耦合器可包含與該複數個埠之至少一個埠連接之至少一個薄膜組件。該表面安裝薄膜耦合器可在具有大於1 GHz之一下限及大於該下限至少200 MHz之一上限之一耦合頻率範圍內提供大於-5 dB之一耦合因數。該耦合器之一佔據面積可小於約3 mm ²。

根據本發明之另一實施例，一種表面安裝薄膜耦合器可包含一單塊基底基板及形成於該單塊基底基板上方之複數個埠。該複數個埠可包含一隔離埠、一耦合埠、一輸入埠及一輸出埠。一第一薄膜電感器可連接於該輸入埠與該輸出埠之間。一第二薄膜電感器可連接於該耦合埠與該隔離埠之間且與該第一薄膜電感器感應耦合。該耦合器之一佔據面積可小於約3 mm ²。

根據本發明之另一實施例，一種用於形成一表面安裝薄膜耦合器之方法可包含提供一單塊基底基板及在該單塊基底基板上方形成複數個埠。該複數個埠可包含一隔離埠、一耦合埠、一輸入埠及一輸出埠。該方法可包含形成連接於該輸入埠與該輸出埠之間的一第一薄膜電感器。該方法可包含形成連接於該耦合埠與該隔離埠之間且與該第一薄膜電感器感應耦合之一第二薄膜電感器。該耦合器之一佔據面積可小於約3 mm ²。

相關申請案之交叉參考 本申請案主張2020年11月24日申請之美國臨時專利申請案第63/117,615號之申請權利，該案以引用方式全部併入本文中。

本發明提供在一微型化表面安裝封裝中針對高頻率提供均勻耦合之一表面安裝薄膜耦合器。耦合器一般回應於一輸入信號施加至耦合器之一輸入埠而在一耦合埠中重現一耦合信號。在一些實施例中，耦合器可經組態為一3 dB分離器/組合器。一3 dB分離器/組合器可將輸入信號大致均勻分置於耦合埠與一輸出埠之間。輸入信號可依輸入信號之振幅的一半重現於耦合線及輸出線之各者中。類似地，3 dB分離器/組合器可組合施加至輸入埠之一第一信號與施加至耦合埠之一第二信號以在輸出埠處產生一組合信號。此等3 dB分離器/組合器具有包含電力供應之各種用途，例如下文參考圖8所描述。

一般而言，當前所揭示之薄膜耦合器在非常微型化表面安裝封裝中提供優異效能特性。因而，薄膜耦合器在安裝至一表面(諸如一印刷電路板)時會需要少量空間(例如一較小佔據面積)。此微型化大小在採用表面安裝技術(諸如電力供應)之裝置變小時可尤其有用。

例如，耦合器可具有一較小佔據面積且因此需要較少空間來安裝於一印刷電路板上。耦合器可具有小於約3 mm ²之一佔據面積，在一些實施例中小於約2.5 mm ²，在一些實施例中小於約2.0 mm ²，在一些實施例中小於約1.5 mm ²，在一些實施例中小於約1.0 mm ²，在一些實施例小於約0.8 mm ²，且在一些實施例中小於約0.6 mm ²。

耦合器可具有小於約2.0 mm之一長度，在一些實施例中小於約1.8 mm，在一些實施例中小於約1.5 mm，且在一些實施例中小於約1.1 mm。耦合器之一寬度可小於約1.2 mm，在一些實施例中小於約1 mm，在一些實施例中小於約0.8 mm，在一些實施例中小於約0.7 mm，且在一些實施例中小於約0.6 mm。在一些實施例中，薄膜耦合器可具有1206、0805、0504、0402、0303、0202或更小之一EIA外殼大小。

耦合器一般可包含一單塊基底基板。至少一個埠(例如一輸入埠、一輸出埠、一耦合埠及/或一隔離埠)可沿耦合器之一外部暴露以表面安裝耦合器，例如使用柵格陣列式安裝(例如平台柵格陣列(LGA)式安裝、球柵格陣列(BGA)式等等)。耦合器可包含一單塊基底基板及形成於單塊基底基板上方之複數個埠。至少一個薄膜組件可與複數個埠之至少一個埠連接。表面安裝薄膜耦合器可在一耦合頻率範圍內提供大於-5 dB之一耦合因數，耦合頻率範圍具有大於1 GHz之一下限及大於下限至少200 MHz之一上限。例如，耦合頻率範圍之下限可在自約1 GHz至約8 GHz之範圍內，在一些實施例中約1.5 GHz至約6 GHz，且在一些實施例中約2 GHz至約4 GHz。上限可比下限大200 MHz或更多，在一些實施例中比下限大300 MHz或更多，在一些實施例中比下限大500 MHz或更多，在一些實施例中比下限大800 MHz或更多，在一些實施例中比下限大1 GHz或更多，且在一些實施例中比下限大2 GHz或更多。

在一些實施例中，耦合器可跨耦合頻率範圍展現大於-5 dB且小於-1 dB之一耦合因數。例如，如上文所指示，在一些實施例中，耦合器可為一3 dB耦合器。在此等實施例中，耦合器可展現約-3 dB之一耦合因數。例如，耦合器可展現在-2 dB至-4 dB之間的一耦合因數，且在一些實施例中在-2.5 dB至3.5 dB之間。作為另一實例，耦合頻率範圍可自約2 GHz延伸至約3 GHz，在一些實施例中自約2 GHz延伸至約4 GHz，且在一些實施例中自約3 GHz延伸至約4.5 GHz。

耦合器可跨耦合頻率範圍提供均一耦合。例如，耦合器可展現在耦合頻率範圍內變動小於5 dB之一耦合因數，在一些實施例中小於4.5 dB，且在一些實施例中小於4 dB，在一些實施例中小於3.5 dB，且在一些實施例中小於3 dB。耦合因數可變動小於每GHz 5 dB，在一些實施例中小於每GHz 3 dB，在一些實施例中小於每GHz 2 dB，在一些實施例中小於每GHz 1.5 dB，且在一些實施例中小於每GHz 1.2 dB。

耦合器可跨耦合頻率範圍展現小於約-10 dB之一隔離因數，在一些實施例中跨耦合頻率範圍小於約-12 dB，在一些實施例中小於約-14 dB，在一些實施例中小於約-16 dB，且在一些實施例中小於約-17 dB。跨耦合頻率範圍之一低隔離因數指示優異方向性。相比之下，一高隔離因數(例如，大於-10 dB之一隔離因數)將指示一損耗耦合器。

耦合器可包含經組態以回應於由輸入埠接收之一輸入信號而在耦合埠中產生一耦合信號(例如，相對於隔離埠)之一或多個薄膜組件。例如，耦合器可包含連接於輸入埠與輸出埠之間的一第一薄膜電感器。耦合器可包含連接於耦合埠與隔離埠之間且與第一薄膜電感器感應耦合之一第二薄膜電感器。

在一些實施例中，耦合器可包含一或多個薄膜電容器。例如，一第一薄膜電容器可連接於輸入埠與耦合埠之間。一第二薄膜電容器可連接於隔離埠與輸出埠之間。

耦合器可包含一單塊基底基板。複數個層可形成於單塊基底基板上方。複數個層可包含介電材料及/或保護材料。耦合器可包含圖案化導電層，其等包含形成於各種層上及/或層之間的薄膜組件。在一些實施例中，一蓋層可形成於層上方。蓋層可包含各種適合材料，諸如氮氧化矽。在一些實施例中，一第一保護層可形成於蓋層上方。第一保護層可包含各種適合材料，諸如聚醯亞胺。

埠可延伸穿過層(及第一保護層，若存在)且可與一第一圖案化導電層(例如，相鄰於單塊基板)、一第二圖案化導電層及/或一第三圖案化導電層電連接。埠可突出超出蓋層之一外表面，使得耦合器可經由埠(例如，作為「覆晶」)安裝及電連接(例如，至一印刷電路)。埠可藉由選擇性蝕刻接著沈積一導電材料(例如銅)來形成，例如使用電鍍。埠可包含導電材料上方之一或多個層，諸如鍍覆錫、鎳或其等之一混合物。

如本文中所使用，「形成於」一第二層上方之一第一層可係指第一層相對於耦合器之一厚度方向配置於第二層上方。第一層可與第二層直接接觸。然而，亦可在其等之間形成中間層，使得第一層及第二層彼此不直接接觸。

蓋層可包含一適合陶瓷介電材料，例如下文所描述。蓋層可具有在自約100微米至約600微米之範圍內之一厚度，在一些實施例中自約125微米至約500微米，在一些實施例中自約150微米至約400微米，且在一些實施例中自約175微米至約300微米。

基底基板、介電層及/或蓋層可包括一或多個適合陶瓷材料。適合材料一般電絕緣且導熱。實例性介電材料包含二氧化鉿(HFO ₂)、氧化鋁(AL ₂O ₃)、五氧化二鉭(Ta ₂O ₅)、氮氧化矽、氮化矽、氧化矽及有機材料，諸如絹絲。在替代實施例中，可採用以下介電材料之一或多者：鈦酸鋇、鈦酸鍶、鈦酸鋇鍶、鉭酸鍶鉍、鈮、氧化物或氮化物或此等材料、NPO (COG)、X7R、X7S、Z5U、Y5V調配物、鉛基材料，諸如摻雜或非摻雜PZT介電質等等。

基底基板及/或蓋層可包含玻璃、陶瓷、有機材料或其等之一混合物。用於基底基板及/或蓋層之其他實例性材料包含礬土、氮化鋁、氧化鈹、氧化鋁、氮化硼、矽、碳化矽、二氧化矽、砷化鎵、氮化鎵、二氧化鋯、其等之混合物、氧化物及/或此等材料之氮化物，或任何其他適合陶瓷材料。其他陶瓷材料包含鈦酸鈣(CaTiO ₃)、氧化鋅(ZnO)、含低火玻璃之陶瓷及其他玻璃鍵結材料。

在一些實施例中，基底基板、介電層及/或蓋層之一或多者可包含藍寶石或紅寶石。藍寶石及紅寶石係剛玉之一種，其係含有額外微量材料之氧化鋁(一陶瓷材料)之一結晶形式。包括藍寶石之一基板可提供若干益處，包含優異電絕緣性、散熱性及高溫穩定性。另外，由於藍寶石一般係透明的，所以可目視檢查耦合器之內部特徵，以減少與檢查完成組件之品質相關聯之時間及難度。

基底基板、介電層及/或蓋層可包含具有在25℃之一操作溫度及1 kHz之頻率根據ASTM D2149-13判定之小於約30之一介電常數之一材料，在一些實施例小於約25，在一些實施例中小於約20，且在一些實施例中小於約15。然而，在其他實施例中，具有高於30之一介電常數之一材料可用於達成較高頻率及/或較小組件。例如，在此等實施例中，在25°C之一操作溫度及1 kHz之頻率根據ASTM D2149-13判定之介電常數可在自約30至約120或更大之範圍內，在一些實施例中自約50至約100，在一些實施例中自約70至約90。

薄膜組件可由各種適合材料形成。薄膜電感器及/或電容器可包含導電層。導電層可包含各種適合導電材料。實例性導電材料包含銅、鎳、金、錫、鉛、鈀、銀及其等之合金。然而，可使用適合於薄膜製造之任何導電金屬或非金屬材料。在一些實施例中，耦合器可包含一薄膜電阻器。薄膜電阻器可包含一電阻層，其可自各種適合電阻材料形成。例如，電阻層可包含氮化鉭(TaN)、鎳鉻(NiCr)、鋁化鉭、鉻矽、氮化鈦、鈦鎢、鉭鎢、此等材料之氧化物及/或氮化物及/或任何其他適合薄膜電阻材料。

薄膜組件之層可具有約50微米或更小之厚度，在一些實施例中20微米或更小，在一些實施例中10微米或更小，且在一些實施例中5微米或更小。例如，在一些實施例中，薄膜組件之厚度可在自約0.05微米至約50微米之範圍內，在一些實施例中自約0.1微米至約20微米，在一些實施例中自約0.3微米至約10微米，在一些實施例中自約1微米至約5微米。

可使用各種適合減法、半加成或全加成程序來精確形成薄膜組件。例如，可使用物理氣相沈積及/或化學沈積。例如，在一些實施例中，可使用濺射，即一種物理氣相沈積來形成薄膜組件。然而，可使用各種其他適合程序，包含(例如)電漿增強化學氣相沈積(PECVD)、無電電鍍及電鍍。微影遮罩及蝕刻可用於產生薄膜組件之所要形狀。可使用各種適合蝕刻技術，包含使用一反應性或非反應性氣體(例如，氬氣、氮氣、氧氣、氯氣、三氯化硼)之一電漿之乾式蝕刻及/或濕式蝕刻。

在一些實施例中，耦合器可包含與薄膜組件之一或多者接觸之至少一個黏著層。黏著層可為或包含適合於提高薄膜組件與相鄰層(諸如基底基板、介電層及/或蓋層)之間的黏著性之各種材料。作為實例，黏著層可包含Ta、Cr、TaN、TiW、Ti或TiN之至少一者。例如，黏著層可為或包含鉭(Ta)(例如，鉭或其氧化物或氮化物)且可形成於微帶與基底基板之間以提高其等之間的黏著性。不受理論限制，黏著層之材料可經選擇以克服諸如晶格失配及殘餘應力之現象。

一或多黏著層可具有各種適合厚度。例如，在一些實施例中，一或多黏著層之厚度可在自約100埃至約1000埃之範圍內，在一些實施例中自約200埃至約800埃，在一些實施例中自約400埃至約600埃。

如上所文所指示，耦合器可經組態用於使用沿耦合器之底面暴露之一或多埠用於表面安裝組件來表面安裝至一安裝表面，諸如一印刷電路板(PCB)。例如，耦合器可經組態用於柵格陣列式表面安裝，諸如平台柵格陣列(LGA)式安裝、球柵格陣列(BGA)式安裝或任何其他合適類型之柵格陣列式表面安裝。因而，一或多埠可不沿基底基板之側表面延伸，例如如同一表面安裝裝置(SMD)。因而，在一些實施例中，基底基板及/或耦合器之側表面可不含導電材料。

在一些實施例中，耦合器可包含沿耦合器之一底面暴露之一第一保護層及/或沿耦合器之一頂面暴露之一第二保護層。例如，第一保護層可形成於蓋層上方。在一些實施例中，第二保護層可形成於單塊基底基板之第二表面上方。第一保護層及/或第二保護層可包含一層聚合材料(例如聚醯亞胺)、SiNO、Al ₂O ₃、SiO ₂、Si ₃N ₄、苯並環丁烯或玻璃。第一保護層及/或第二保護層可具有在自約1微米至約300微米之範圍內之厚度，在一些實施例中自約5微米至約200微米，且在一些實施例中自約10微米至約100微米。 I.實例性實施例

圖1繪示根據本發明之態樣之一耦合器100之一示意圖。耦合器100可包含一輸入埠102、輸出埠104、耦合埠106及隔離埠108。一第一電感器110可與一第二電感器112感應耦合。第一電感器110可連接於輸入埠102與輸出埠104之間。第二薄膜電感器112可連接於耦合埠106與隔離埠108之間。

在一些實施例中，一第一薄膜電容器114可連接於輸入埠102與耦合埠106之間。一第二薄膜電容器116可連接於隔離埠108與輸出埠104之間。

然而，可在本發明之範疇內採用替代組態。例如，可省略一或多個電容器114、116。可採用額外電容器、電感器及/或電阻器來提供所要效能特性。一般技術者應理解，各種組態在本發明之範疇內係可行的。

圖2繪示根據本發明之態樣之一耦合器200之一實施例之一俯視圖。耦合器200可包含複數個埠，包含(例如)一輸入埠202、一輸出埠204、一耦合埠206及/或一隔離埠208。一第一薄膜電感器210可與一第二薄膜電感器212感應耦合。第一電感器210可連接於輸入埠202與輸出埠204之間。例如，第一薄膜電感器210可包含在耦合器200之一厚度方向上與第二薄膜電感器212之一圖案化導電線分離之一圖案化導電線，例如下文參考圖4A至圖4C描述。第二薄膜電感器212可(例如)藉由一或多個通孔209連接於耦合埠206與隔離埠208之間。第二薄膜電感器212可包含在耦合器200之一厚度方向上與第一薄膜電感器210之一圖案化導電線分離之一圖案化導電線(例如，藉由圖3中所展示之第二層244)。

在一些實施例中，一第一薄膜電容器214可連接於輸入埠202與耦合埠206之間。第一薄膜電容器214可自一第一部分214a及一第二部分214b形成。第一部分214a可由耦合器200之一個層上之一第一圖案化導電線形成，且第二部分214b可由在耦合器200之厚度方向上與具有第一部分214a之層分離之另一層上之一第二圖案化導電線形成。一第二薄膜電容器216可連接於隔離埠208與輸出埠204之間。第二薄膜電容器216可自一第一部分216a及一第二部分216b形成。第一部分216a可由耦合器200之一個層上之一第一圖案化導電線形成，且第二部分216b可由在耦合器200之厚度方向上與具有第一部分216a之層分離之另一層上之一第二圖案化導電線形成。

耦合器200可具有在一縱向方向220上之一長度218及在一橫向方向224上之一寬度222。如上文所指示，耦合器200可具有一小佔據面積(例如，小於約3 mm ²)，其可經界定為耦合器200之一面積等於耦合器之長度218乘以寬度222，因此需要較小空間來安裝於一印刷電路板上。

應理解，不同元件之間的陰影差異(諸如第一薄膜電容器214之第一部分214a及第二薄膜電容器216之第一部分216a之點狀陰影，第一薄膜電感器210之格子陰影及第二薄膜電感器212之交叉陰影線)僅用於檢視圖式目的，諸如區分圖2中之不同元件。此外，圖2繪示耦合器200之各種元件(諸如埠202、204、206、208、第一電感器210、第二電感器212、第一電容器214、第二電容器212等等)在耦合器200之至少一些實施例中相對於彼此之位置或佈局，且圖2未必表示各種圖案化導電線之相對位置，例如，在厚度方向上。

參考圖3，耦合器200可包含一單塊基底基板240。一第一層242可相對於耦合器200之一厚度方向243形成於單塊基底基板240上方。一第二層244可形成於第一層242上方。一蓋層246可形成於第二層244上方。一第一圖案化導電層248可形成於單塊基底基板240上方。一第二圖案化導電層250可形成於第一層242上方。一第三圖案化導電層252可形成於第二層244上方。一或多個保護層可形成於圖案化導電層248、250、252之一或多者上方及/或第一層242、第二層244及/或第三層246上方。例如，一保護層可形成於第二圖案化導電層248與第一層242之間。一或多保護層可包含一聚合材料，諸如聚醯亞胺。

一或多個通孔209可形成穿過層242、244之一或多者。蓋層246可包含各種適合材料，諸如氮氧化矽。在一些實施例中，一第一保護層可形成於蓋層246上方。第一保護層可包含各種適合材料，諸如聚醯亞胺。

參考圖3，埠202、204、206、208可延伸穿過層242、244、246 (及第一保護層，若存在)且可與第一圖案化導電層248、第二圖案化導電層250及/或第三圖案化導電層252電連接，例如相對於圖4A至圖4C所描述及繪示。

埠202、204、206、208可突出超出蓋層246之一外表面254使得耦合器200可經由埠202、204、206、208安裝及電連接(例如，至一印刷電路)。埠202、204、206、208可藉由選擇性蝕刻接著(例如使用電鍍)沈積一導電材料(例如銅)形成。埠202、204、206、208可包含導電材料之一或多個層，諸如鍍覆錫、鎳或其等之一混合物。

圖4A至圖4C繪示根據本發明之實例性導電圖案。圖4A繪示可形成於單塊基板240上方之一實例性第一圖案化導電層248。圖4B繪示可形成於第一層242上方之一實例性第二圖案化導電層250。圖4C繪示可形成於第二層244上方之一實例性第三圖案化導電層252。

參考圖5，本發明之態樣係針對用於形成一表面安裝耦合器之一方法500。一般而言，本文中將參考上文參考圖1至圖4C所描述之薄膜耦合器200來描述方法500。然而，應暸解，揭示方法500可用任何適合薄膜耦合器實施。另外，儘管圖5為繪示及討論目的描繪依一特定順序執行之步驟，但本文中所討論之方法不限於任何特定順序或配置。使用本文中所提供之揭示內容，熟習技術者應瞭解，可在不偏離本發明之範疇之情況下依各種方式省略、再配置、組合及/或調適本文中所揭示之方法之各種步驟。

方法500可包含：在(502)中，提供一單塊基底基板。單塊基底基板可為或包含本文中所描述之各種材料，諸如一或多個適合陶瓷材料、藍寶石或紅寶石。

方法500可包含：在(504)中，在單塊基底基板上方形成複數個埠。複數個埠可包含一隔離埠、一耦合埠、一輸入埠及一輸出埠，例如上文參考圖1至圖4C所描述。一系列層可沈積於單塊基底基板上。開口或窗口可形成於埠可透過其形成或沈積之一系列層中。

方法500可包含：在(506)中，形成連接於輸入埠與輸出埠之間的一第一薄膜電感器。方法500可包含：在(508)中，形成連接於耦合埠與隔離埠之間且與第一薄膜電感器感應耦合之一第二薄膜電感器。例如，第一薄膜電感器可包含形成於耦合器之厚度方向上與第二薄膜電感器之一圖案化導電線分離之圖案化導電線，例如上文參考圖2至圖4C所描述。例如，形成第一薄膜電感器可包含沈積及圖案化一導電層(例如第一層242上方之第二圖案化導電層250)。形成第二薄膜電感器可包含沈積及圖案化一導電層(例如第二層244上方之第三圖案化導電層252)。

在一些實施例中，方法500可包含：在(510)中，形成連接於輸入埠與耦合埠之間的一第一薄膜電容器及形成連接於隔離埠與輸出埠之間的一第二薄膜電容器，例如上文相對於圖1至圖4C所描述。 II.模擬資料

圖6表示根據本發明之態樣之大體上如上文參考圖1至圖4C之耦合器200所描述般組態之一第一耦合器之理論計算之S參數。圖6繪示跨自2 GHz延伸至3 GHz之一頻率範圍之S參數。如技術中所理解，S參數用以下形式之下標表示：S(a,b)。值a及b指示與S參數相關聯之埠號，使得各S參數可理解為表示由於埠a處輸入之信號在埠b處所得之信號。如本技術中所理解，S參數通常被引用如下：

S參數	名稱
S(1,1)	回波損耗
S(1,2)	插入損耗
S(1,3)	耦合因數
S(1,4)	隔離因數

如圖6中所展示，在此實例中，耦合因數自2 GHz處之約-4 dB變為3 GHz處之約-2 dB。因此，耦合因數跨2 GHz至3 GHz之一頻率範圍變動約2 dB。耦合因數跨圖6中所繪示之頻率範圍變動約每GHz 2 dB。

然而，一耦合頻率範圍可經界定為2.3 GHz至2.7 GHz。下表繪示耦合頻率範圍之上限及下限處之耦合因數：

頻率(GHz)	耦合因數(dB)
2.3	3.549
2.7	2.899

耦合因數可跨耦合頻率範圍變動約0.65 dB。耦合頻率範圍之上限2.7 GHz比耦合頻率範圍之下限2.3 GHz大400 MHz。因此，在此實例中，耦合因數可跨耦合頻率範圍變動約每GHz 1.63 dB。

隔離因數跨耦合頻率範圍小於-18 dB。此一低隔離因數指示優異方向性。相比之下，大於-10 dB之一隔離因數將指示一損耗耦合器。

圖7表示根據本發明之態樣之大體上如上文參考圖1至圖4C之耦合器200所描述般組態之一第二耦合器之理論計算之S參數。在此實例中，耦合因數自3 GHz處之約-4.5 dB變成4.5 GHz處之約-2.5 dB。因此，耦合因數跨2 GHz至3 GHz之一頻率範圍變動約2 dB。耦合因數跨圖7中所繪示之頻率範圍變動約每GHz 2 dB。

然而，一耦合頻率範圍可界定為自3.7 GHz至4 GHz。下表繪示耦合頻率範圍之上限及下限處之耦合因數：

頻率(GHz)	耦合因數(dB)
3.7	3.397
4	3.092

耦合因數可跨耦合頻率範圍變動約1.02 dB。耦合頻率範圍之上限4 GHz比耦合頻率範圍之下限3.7 GHz大300 MHz。因此，在此實例中，耦合因數跨耦合頻率範圍變動約每GHz 1.02 dB。

隔離因數跨耦合頻率範圍小於-17 dB。此一低隔離因數指示優異方向性。相比之下，大於-10 dB之一隔離因數將指示一損耗耦合器。 III．測試

可使用一源信號產生器(例如，1306 Keithley 2400系列源測量單元(SMU)，例如一Keithley 2410-C SMU)執行耦合因數、插入損耗、回波損耗及其他S參數特性之測試。例如，可將一輸入信號施加至耦合器之輸入埠，且可使用源信號產生器在耦合器之耦合埠處量測一耦合信號。 IV.應用

所揭示耦合器可用於各種應用中。實例性應用包含功率放大器、WiFi、微波存取全球互通(WiMAX)、無線寬帶(WIBRO)、長期演進(LTE)、藍牙及/或低功率無線電閘道應用。額外實例包含功率偵測、頻率偵測及電壓駐波比(VSWR)監測。

例示性用途包含經組態用於5G信號處理(例如，5G基地台)、智慧型電話、信號中繼器(例如，小型基地台)、中繼站、雷達、射頻識別(RFID)裝置之微型化組件。例如，根據本發明，電源可包含3 dB耦合器。如上文所描述，3 dB耦合器亦指稱分離器/組合器。具有優異效能特性之微型化3 dB耦合器可促進更便宜之電源設計。代替使用一個功能強大且昂貴之功率放大器，可採用一對功能較弱且較便宜之功率放大器及兩個3 dB耦合器，例如下文參考圖8所描述。

圖8繪示根據本發明之態樣之包含耦合器之一電源800。電源800包含一第一耦合器802，例如上文相對於圖1至圖4C之耦合器200所描述。第一耦合器802之一隔離埠806可與一接地808連接。第一耦合器802之一輸入埠810可與電源800之一輸入對應。第一耦合器802之一輸出埠812可與第一放大器814連接。第一耦合器802之一耦合埠816可與一第二放大器818連接。在一些實施例中，第一耦合器802可經組態以在耦合埠816處提供相對於輸出埠812處之一信號輸出相移之一耦合信號。例如，耦合埠816處之耦合信號可與輸出信號異相90度。

第一放大器814及第二放大器818可與第二耦合器804連接。更明確而言，第一放大器814可與第二耦合器804之一耦合埠820連接。第二放大器818可與第二耦合器804之一輸入埠822連接。第二耦合器804之一隔離埠824可與一接地826連接。第二耦合器804之一輸出埠828可與功率放大器800之一輸出對應。

一般技術者可在不背離本發明之精神及範疇之情況下實踐本發明之此等及其他修改及變動。另外，應理解，各種實施例之態樣可全部或部分互換。此外，一般技術者應瞭解，上述描述僅供說明且並非意在限制隨附申請專利範圍中進一步描述之本發明。

100:耦合器 102:輸入埠 104:輸出埠 106:耦合埠 108:隔離埠 110:第一電感器 112:第二薄膜電感器 114:第一薄膜電容器 116:第二薄膜電容器 200:耦合器 202:輸入埠 204:輸出埠 206:耦合埠 208:隔離埠 209:通孔 210:第一薄膜電感器 212:第二薄膜電感器 214:第一薄膜電容器 214a:第一部分 214b:第二部分 216:第二薄膜電容器 216a:第一部分 216b:第二部分 218:長度 220:縱向方向 222:寬度 224:橫向方向 240:單塊基底基板 242:第一層 243:厚度方向 244:第二層 246:第三層/蓋層 248:第一圖案化導電層 250:第二圖案化導電層 252:第三圖案化導電層 254:外表面 500:方法 502:提供單塊基底基板 504:形成複數個埠 506:形成第一薄膜電感器 508:形成第二薄膜電感器 510:形成第一薄膜電容器及第二薄膜電容器 800:電源 802:第一耦合器 804:第二耦合器 806:隔離埠 808:接地 810:輸入埠 812:輸出埠 814:第一放大器 816:耦合埠 818:第二放大器 820:耦合埠 822:輸入埠 824:隔離埠 826:接地 828:輸出埠

在說明書中參考附圖闡述本發明之一全面且據以實施之揭示內容，包含其針對一般技術者之最佳模式，其中：

圖1繪示根據本發明之態樣之一微型化薄膜表面安裝耦合器之一示意圖；

圖2繪示根據本發明之態樣之一耦合器之一實施例之一俯視圖；

圖3係圖2之耦合器之一側視圖；

圖4A繪示根據本發明之態樣之一實例性第一圖案化導電層，其可形成於一微型化薄膜表面安裝耦合器之一單塊基板上方；

圖4B繪示根據本發明之態樣之一實例性第二圖案化導電層，其可形成於圖4A之第一層上方；

圖4C繪示根據本發明之態樣之一實例性第二圖案化導電層，其可形成於圖4B之第二層上方；

圖5係根據本發明之態樣之用於形成一表面安裝耦合器之一方法之一流程圖；

圖6係跨自2 GHz延伸至3 GHz之頻率範圍之大體上組態為圖1及圖4C之耦合器之一3 dB耦合器之經理論計算之S參數之一曲線圖；

圖7係跨自3 GHz延伸至4.5 GHz之頻率範圍之大體上組態為圖1及圖4C之耦合器之一3 dB耦合器之經理論計算之S參數之一曲線圖；

圖8繪示根據本發明之態樣之包含耦合器之一電源。

本說明書及附圖中元件符號之重複使用意欲表示本發明之相同或類似特徵或元件。

200:耦合器

202:輸入埠

204:輸出埠

206:耦合埠

208:隔離埠

209:通孔

210:第一薄膜電感器

212:第二薄膜電感器

214:第一薄膜電容器

214a:第一部分

214b:第二部分

216:第二薄膜電容器

216a:第一部分

216b:第二部分

218:長度

220:縱向方向

222:寬度

224:橫向方向

Claims (32)

1. 一種表面安裝薄膜耦合器，其包括： 一單塊基底基板； 複數個埠，其等形成於該單塊基底基板上方；及 至少一個薄膜組件，其與該複數個埠之至少一個埠連接； 其中該表面安裝薄膜耦合器跨一耦合頻率範圍提供大於-5 dB且小於-1 dB之一耦合因數，該耦合頻率範圍具有大於1 GHz之一下限及大於該下限至少200 MHz之一上限，且 其中該耦合器之一佔據面積小於約3 mm ²。
2. 如請求項1之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器跨該耦合頻率範圍展現約-3 dB之一耦合因數。
3. 如請求項1之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器跨該耦合頻率範圍展現變動小於5 dB之一耦合因數。
4. 如請求項1之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器跨該耦合頻率範圍展現變動小於每GHz 3 dB之一耦合因數。
5. 如請求項1之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器跨該耦合頻率範圍展現小於約-10 dB之一隔離因數。
6. 如請求項1之表面安裝薄膜耦合器，其中該耦合器之一寬度小於約1.2 mm。
7. 如請求項1之表面安裝薄膜耦合器，其中該耦合器之一長度小於約2 mm。
8. 如請求項1之表面安裝薄膜耦合器，其中該耦合器之一佔據面積小於約3 mm ²。
9. 如請求項1之表面安裝薄膜耦合器，其中該至少一個薄膜組件包括具有小於約50微米之一厚度之一層。
10. 如請求項1之表面安裝薄膜耦合器，其中薄膜耦合器之該至少一個薄膜組件包括一薄膜電感器。
11. 如請求項10之表面安裝薄膜耦合器，其中該薄膜耦合器之該至少一個薄膜組件包括一薄膜電容器。
12. 如請求項1之表面安裝薄膜耦合器，其中該複數個埠包括一隔離埠、一耦合埠、一輸入埠及一輸出埠，且該薄膜耦合器之該至少一個薄膜組件包括： 一第一薄膜電感器，其連接於該輸入埠與該輸出埠之間；及 一第二薄膜電感器，其連接於該耦合埠與該隔離埠之間且與該第一薄膜電感器感應耦合。
13. 如請求項1之表面安裝薄膜耦合器，其中該複數個埠包括一隔離埠、一耦合埠、一輸入埠及一輸出埠，且該薄膜耦合器之該至少一個薄膜組件包括： 一第一薄膜電容器，其連接於該輸入埠與該耦合埠之間；及 一第二薄膜電容器，其連接於該隔離埠與該輸出埠之間。
14. 如請求項1之表面安裝薄膜耦合器，其進一步包括形成於該至少一個薄膜組件上方之一蓋層。
15. 如請求項14之表面安裝薄膜耦合器，其中該蓋層包括氮氧化矽。
16. 如請求項1之表面安裝薄膜耦合器，其中該薄膜耦合器之該至少一個薄膜組件包括一第三薄膜電感器。
17. 如請求項1之表面安裝薄膜耦合器，其中該單塊基底基板包括一陶瓷材料。
18. 一種表面安裝薄膜耦合器，其包括： 一單塊基底基板； 複數個埠，其等形成於該單塊基底基板上方，其中該複數個埠包括一隔離埠、一耦合埠、一輸入埠及一輸出埠； 一第一薄膜電感器，其連接於該輸入埠與該輸出埠之間；及 一第二薄膜電感器，其連接於該耦合埠與該隔離埠之間且與該第一薄膜電感器感應耦合， 其中該耦合器之一佔據面積小於約3 mm ²。
19. 如請求項18之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器跨該耦合頻率範圍展現小於約-10 dB之一隔離因數。
20. 如請求項18之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器在一耦合頻率範圍內展現-1 dB至-5 dB之間的一耦合因數。
21. 如請求項18之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器在一耦合頻率範圍內展現變動小於5 dB之一耦合因數。
22. 如請求項18之表面安裝薄膜耦合器，其中該表面安裝薄膜耦合器在該耦合頻率範圍內展現變動小於每GHz 3 dB之一耦合因數。
23. 如請求項18之表面安裝薄膜耦合器，其中該第一薄膜電感器或該第二薄膜電感器之至少一者包括具有小於約50微米之一厚度之一層。
24. 如請求項18之表面安裝薄膜耦合器，其進一步包括與該輸入埠或該隔離埠之至少一者連接之至少一個薄膜電容器。
25. 如請求項18之表面安裝薄膜耦合器，其進一步包括： 一第一薄膜電容器，其連接於該輸入埠與該耦合埠之間；及 一第二薄膜電容器，其連接於該隔離埠與該輸出埠之間。
26. 如請求項18之表面安裝薄膜耦合器，其進一步包括形成於該第一薄膜電感器及該第二薄膜電感器上方之一蓋層。
27. 如請求項26之表面安裝薄膜耦合器，其中該蓋層包括氮氧化矽。
28. 如請求項18之表面安裝薄膜耦合器，其中該耦合器之一寬度小於約1.2 mm。
29. 如請求項18之表面安裝薄膜耦合器，其中該耦合器之一長度小於約2 mm。
30. 如請求項18之表面安裝薄膜耦合器，其中單塊基底基板包括一陶瓷材料。
31. 一種用於形成一表面安裝薄膜耦合器之方法，該方法包括： 提供一單塊基底基板； 在該單塊基底基板上方形成複數個埠，其中該複數個埠包括一隔離埠、一耦合埠、一輸入埠及一輸出埠； 形成連接於該輸入埠與該輸出埠之間的一第一薄膜電感器；及 形成連接於該耦合埠與該隔離埠之間且與該第一薄膜電感器感應耦合之一第二薄膜電感器，其中該耦合器之一佔據面積小於約3 mm ²。
32. 一種包含請求項1之一或多個表面安裝薄膜耦合器之電源。

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