KR20210127802A - 광-대역 성능을 갖는 소형 박막 표면 실장형 커플러 - Google Patents
광-대역 성능을 갖는 소형 박막 표면 실장형 커플러 Download PDFInfo
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Abstract
표면 실장형 커플러가 제공되며, 상기 표면 실장형 커플러는 제 1 표면, 제 2 표면, X 방향의 길이 및 X 방향에 수직인 Y 방향의 폭을 갖는 모놀리식 베이스 기판을 포함할 수 있다. 커플링 포트, 입력 포트 및 출력 포트를 포함하는 복수의 포트들이 모놀리식 베이스 기판의 제 1 표면 위에 형성될 수 있다. 상기 커플러는 제 1 박막 인덕터 및 상기 제 1 박막 인덕터와 유도 결합되고 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터를 포함할 수 있다. 박막 회로는 상기 제 1 박막 인덕터를 커플링 포트와 전기적으로 연결한다. 상기 박막 회로는 적어도 하나의 박막 컴포넌트를 포함한다.
Description
본 출원은 2019년 3월 13일자로 미국에 출원된 미국 가특허 출원(출원번호 62/817,647)의 우선권을 주장하며, 상기 미국 가출원의 전체 내용은 본 발명에 대한 참조로서 본 명세서에 통합된다.
박막 커플러는 일반적으로 직접적인 전기 접촉 없이 소스 라인을 결합 라인(coupled line)과 커플링하여, 신호 라인에 존재하는 전기 신호를 결합 라인에 복제한다. 커플링 주파수 범위는 일반적으로 박막 커플러가 비교적 균일한 커플링 성능을 제공하는 주파수 범위로 정의된다. 좁은 커플링 주파수 범위는 그러한 박막 커플러의 유용성을 제한할 수 있다.
소형화 경향으로 인해 소형의 수동 커플러의 선호도가 높아졌다. 그러나, 소형화로 인해 이러한 소형 커플러의 표면 실장(surface mounting)에 대한 어려움이 증가하였다. 따라서, 커플링 주파수 범위가 넓은 소형 표면 실장형 박막 커플러는 당업계에서 환영받을 것이다.
본 발명의 일 실시예에 따르면, 표면 실장형 커플러가 제공되며, 상기 표면 실장형 커플러는 제 1 표면, 제 2 표면, X 방향의 길이 및 X 방향에 수직인 Y 방향의 폭을 갖는 모놀리식 베이스 기판을 포함할 수 있다. 커플링 포트, 입력 포트 및 출력 포트를 포함하는 복수의 포트들이 모놀리식 베이스 기판의 제 1 표면 위에 형성될 수 있다. 상기 커플러는 제 1 박막 인덕터 및 상기 제 1 박막 인덕터와 유도 결합되고 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터를 포함할 수 있다. 박막 회로는 상기 제 1 박막 인덕터를 커플링 포트와 전기적으로 연결한다. 상기 박막 회로는 적어도 하나의 박막 컴포넌트를 포함한다.
본 발명의 다른 실시예에 따르면, 표면 실장형 커플러가 개시된다. 상기 표면 실장형 커플러는 모놀리식 베이스 기판, 커플러의 표면 실장을 위해 상기 커플러의 외부를 따라 노출되는 적어도 하나의 포트, 및 하나 이상의 박막 컴포넌트를 포함한다. 상기 커플러의 풋프린트는 약 3 mm2 미만이다. 상기 커플러의 커플링 팩터는 약 250 MHz 내지 약 6 GHz 범위의 하한 및 상기 하한 보다 적어도 2 GHz 큰 상한을 갖는 커플링 주파수 범위에 걸쳐 약 4 dB 미만으로 변할 수 있다.
본 발명의 다른 양상에 따르면, 표면 실장형 커플러를 형성하는 방법에 제공되며, 상기 방법은 제 1 표면, 상기 제 1 표면과 반대인 제 2 표면을 갖는 모놀리식 베이스 기판을 제공하는 단계를 포함할 수 있다. 상기 방법은, 모놀리식 베이스 기판의 제 1 표면 위에 복수의 포트들을 형성하는 단계를 포함할 수 있다. 상기 방법은 제 1 박막 인덕터를 형성하는 단계 및 상기 제 1 박막 인덕터와 유도 결합되고 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터를 형성하는 단계를 포함할 수 있다. 상기 방법은 제 1 박막 인덕터를 커플링 포트와 전기적으로 연결하는 박막 회로를 형성하는 단계를 포함할 수 있다. 박막 회로는 적어도 하나의 박막 컴포넌트를 포함할 수 있다.
당해 기술 분야의 통상의 기술자를 대상으로 하는 본 발명의 최선의 형태를 포함하여 본 발명의 완전하고 가능한 개시가 첨부된 도면을 참조하는 명세서에 기재되어 있다. 도면들에서:
도 1은 본 개시의 양상에 따른 소형 박막 표면 실장형 커플러의 개략도를 도시한다.
도 2는 본 개시의 양상에 따른 소형 박막 표면 실장형 커플러의 실시예의 평면도를 도시한다.
도 3은 도 2의 커플러의 측면도이다.
도 4는 본 개시의 양상에 따른 표면 실장형 커플러를 형성하기 위한 방법의 흐름도이다.
도 5는 2GHz에서 8GHz까지의 주파수 범위에서 도 2 및 도 3의 커플러에 대해 이론적으로 계산된 S-파라미터의 그래프이다.
본 명세서 및 첨부된 도면 전체에 걸쳐 참조 문자의 반복 사용은 본 발명의 동일하거나 유사한 특징 또는 요소를 나타내도록 의도된다.
도 1은 본 개시의 양상에 따른 소형 박막 표면 실장형 커플러의 개략도를 도시한다.
도 2는 본 개시의 양상에 따른 소형 박막 표면 실장형 커플러의 실시예의 평면도를 도시한다.
도 3은 도 2의 커플러의 측면도이다.
도 4는 본 개시의 양상에 따른 표면 실장형 커플러를 형성하기 위한 방법의 흐름도이다.
도 5는 2GHz에서 8GHz까지의 주파수 범위에서 도 2 및 도 3의 커플러에 대해 이론적으로 계산된 S-파라미터의 그래프이다.
본 명세서 및 첨부된 도면 전체에 걸쳐 참조 문자의 반복 사용은 본 발명의 동일하거나 유사한 특징 또는 요소를 나타내도록 의도된다.
소형 표면 실장형 패키지에서 넓은 주파수 범위에 걸쳐 균일한 커플링을 제공하는 박막 커플러가 제공된다. 커플러는 일반적으로 직접적인 전기 접촉 없이 2개의 신호 라인 사이에 커플링을 제공한다.
커플러는 일반적으로 모놀리식 베이스 기판을 포함할 수 있다. 적어도 하나의 포트(예: 입력 포트, 출력 포트, 결합 포트 및/또는 접지 포트)는 커플러를 표면 실장하기 위해 커플러의 외부를 따라 노출될 수 있는바, 예를 들어, 그리드 어레이형 마운팅(예컨대, 랜드 그리드 어레이(LGA)형 마운팅, 볼 그리드 어레이(BGA)형 마운팅 등)을 이용하여 커플러가 표면 실장될 수 있다. 커플러는 입력 포트에 의해 수신된 입력 신호에 응답하여 (예를 들어, 접지 포트에 대해) 커플링 포트에서 결합 신호를 생성하도록 구성된 적어도 하나의 박막 컴포넌트를 포함할 수 있다. 예를 들어, 일부 실시예에서, 커플러는 제 1 박막 인덕터 및 제 1 박막 인덕터와 유도 결합되는 제 2 박막 인덕터를 포함할 수 있다. 제 2 박막 인덕터는 제 1 박막 인덕터와 유도 결합되고, 입력 포트와 출력 포트 사이에 전기적으로 연결될 수 있다. 박막 회로는 제 1 박막 인덕터를 커플링 포트 및/또는 접지 포트와 전기적으로 연결할 수 있다.
일부 실시예에서, 박막 커플러는 소형일 수 있다. 예를 들어, 커플러는 작은 풋프린트를 가질 수 있으며, 따라서 인쇄 회로 기판에 실장하기 위한 공간을 덜 필요로 한다. 커플러는 약 3 mm2 미만, 일부 실시예에서 약 2.5 mm2 미만, 일부 실시예에서 약 2.0 mm2 미만, 일부 실시예에서 약 1.5 mm2 미만, 일부 실시예에서 약 1.0 mm2 미만, 일부 실시예에서는 약 0.8 mm2 미만, 일부 실시예에서는 약 0.6 mm2 미만의 풋프린트를 가질 수 있다.
커플러는 약 2.0 mm 미만, 일부 실시예에서는 약 1.8 mm 미만, 일부 실시예에서는 약 1.5 mm 미만, 일부 실시예에서는 약 1.1 mm 미만의 길이를 가질 수 있다. 커플러의 폭은 약 1.2 mm 미만, 일부 실시예에서는 약 1 mm 미만, 일부 실시예에서는 약 0.8 mm 미만, 일부 실시예에서는 약 0.7 mm 미만, 일부 실시예에서는 약 0.6 mm 미만일 수 있다. 일부 실시예에서, 박막 커플러는 1206, 805, 0504, 0402, 0303, 0202, 또는 그 이하의 EIA 케이스 사이즈를 가질 수 있다.
박막 커플러는 커플링 주파수 범위에 걸쳐 균일한 커플링 팩터를 나타낼 수 있다. 예를 들어, 커플링 팩터는 커플링 주파수 범위에 걸쳐 약 4dB 미만으로 변동할 수 있으며, 일부 실시예에서는 약 3.8dB 미만, 일부 실시예에서는 약 3.6dB 미만, 일부 실시예에서는 약 3.4dB 미만, 일부 실시예에서는 약 3.2dB 미만, 일부 실시예에서는 약 3.1dB 미만으로 변동할 수 있다.
커플링 주파수 범위는 하한(예를 들어, 약 2GHz) 및 하한보다 적어도 2GHz 더 큰 상한을 가질 수 있고, 일부 실시예에서는 적어도 약 4.5GHz, 일부 실시예에서는 적어도 약 5GHz, 일부 실시예에서는 약 5.5GHz 이상, 일부 실시예에서는 약 6GHz 이상, 일부 실시예에서는 약 8GHz 이상, 일부 실시예에서는 약 10GHz 이상, 일부 실시예에서는 약 12GHz 이상이다. 하한은 약 250MHz 내지 약 6GHz 범위, 일부 실시예에서 약 500MHz 내지 약 5GHz, 일부 실시예에서 약 750MHz 내지 약 2GHz, 일부 실시예에서 약 1GHz 내지 약 3GHz의 범위이다.
전술한 바와 같이, 박막 회로는 제 1 박막 인덕터와 커플링 포트를 전기적으로 연결할 수 있다. 박막 회로는 하나 이상의 박막 저항, 하나 이상의 박막 인덕터, 및/또는 하나 이상의 박막 커패시터를 포함할 수 있다. 예를 들어, 박막 회로는 전기적으로 병렬 연결된 제 3 박막 인덕터와 박막 커패시터를 포함할 수 있다. 제 3 박막 인덕터와 박막 커패시터는 제 1 박막 인덕터와 커플링 포트 사이에서 전기적으로 직렬로 연결될 수 있다.
일부 실시예에서, 하나 이상의 박막 요소들의 적어도 일부는 모놀리식 베이스 기판의 표면 위에 형성될 수 있는 유전층 위에 형성될 수 있다. 유전층은 제 1 표면 및 제 2 표면을 가질 수 있다. 유전층의 제 2 표면은 모놀리식 베이스 기판의 제 1 표면과 마주할 수 있다. 그러나, 하나 이상의 중간층들이 유전층과 모놀리식 베이스 기판 사이에 있을 수 있다는 것을 이해해야 한다.
본 명세서에 사용된 바와 같이, "위에 형성된(formed over)"은 다른 층과 직접 접촉하는 층을 지칭할 수 있다. 그러나, 그 사이에 중간층들이 형성될 수도 있다. 추가적으로, 하부면(bottom surface)과 관련하여 사용될 때, "위에 형성된(formed over)"이라는 표현은 컴포넌트의 외부 표면에 대해 사용될 수 있다. 따라서, 하부면 "위에 형성된" 층은 그것이 형성되는 층보다 컴포넌트의 외부에 더 가까울 수 있다.
박막 인덕터는 모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전도층을 포함할 수 있다. 박막 인덕터의 제 2 전도층은 유전층의 제 1 표면 위에 형성될 수 있다. 비아는 제 1 전도층과 제 2 전도층을 연결할 수 있다.
다른 예로서, 박막 커패시터는 적어도 유전층의 두께만큼 이격된 전극들을 포함할 수 있다. 박막 커패시터는 모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전극 및 유전층의 제 1 표면 위에 형성된 제 2 전극을 포함할 수 있다.
제 1 및 제 2 인덕터의 적어도 일부는 제 1 박막 인덕터에 의한 제 2 박막 인덕터의 신호 유도를 용이하게 하기 위해 연장될 수 있으며 서로 평행할 수 있다. 보다 구체적으로, 제 1 인덕터는 X-Y 평면에서 제 1 방향으로 연장되는 제 1 전도층을 포함할 수 있다. 제 2 인덕터는 제 2 전도층을 포함할 수 있으며, 제 2 전도층은 제 1 전도층과 평행하고, X-Y 평면에서 제 1 방향에 수직인 제 2 방향으로 제 1 전도층으로부터 이격되는바, 제 1 전도층의 적어도 일부를 대략 균일한 이격 거리만큼 이격된다. 이격 거리는 약 1 마이크론 내지 약 100 마이크론, 일부 실시예에서 약 5 마이크론 내지 약 80 마이크론, 일부 실시예에서 약 10 마이크론 내지 약 30 마이크론의 범위일 수 있다.
일부 실시예에서, 유전층의 제 2 표면 위에 커버층이 형성될 수 있다. 예를 들어, 커버층은 유전층의 제 2 표면 상에 직접 형성될 수 있거나, 또는 하나 이상의 중간층이 커버층과 유전층 사이에 있을 수 있다. 예를 들어, 금속 중간층이 커버층과 유전층 사이에 있을 수 있다.
커버층은 예를 들어, 아래에서 설명되는 바와 같이 적절한 세라믹 유전 물질을 포함할 수 있다. 커버층은 두께가 약 100 마이크론 내지 약 600 마이크론, 일부 실시예에서는 약 125 마이크론 내지 약 500 마이크론, 일부 실시예에서는 약 150 마이크론 내지 약 400 마이크론, 일부 실시예에서는 약 175 마이크론 내지 약 300 마이크론 범위의 두께를 가질 수 있다.
베이스 기판, 유전층 및/또는 커버층은 하나 이상의 적합한 세라믹 물질을 포함할 수 있다. 적합한 물질은 일반적으로 전기 절연성이며 열 전도성이다. 예시적인 물질들은 실리콘 산화질화물, 실리콘 질화물, 실리콘 산화물, 바륨 티타네이트, 스트론튬 티타네이트, 스트론튬 바륨 티타네이트, 비스무트 스트론튬 탄탈레이트, 탄탈륨, 니오븀, 이러한 물질들의 산화물 또는 질화물, NPO(COG), X7R, X7S, Z5U, Y5V 포뮬레이션, 도핑된 또는 도핑되지 않은 PZT 유전체와 같은 납 기반 물질, 및 기타 등등을 포함할 수 있다. 추가적인 일례들은 알루미나, 알루미늄 질화물, 베릴륨 산화물, 알루미늄 산화물, 질화붕소, 실리콘, 실리콘 카바이드, 실리카, 갈륨 비소, 갈륨 질화물, 지르코늄 이산화물, 이들의 혼합물, 이러한 물질들의 산화물 및/또는 질화물, 또는 임의의 다른 적합한 세라믹 물질을 포함한다. 추가적인 세라믹 물질은 티탄산칼슘(CaTiO3), 산화아연(ZnO), 내화성 유리를 포함하는 세라믹 및 기타 유리 결합 물질을 포함한다.
일부 실시예에서, 베이스 기판, 유전층, 및/또는 커버층 중 하나 이상은 사파이어 또는 루비를 포함할 수 있다. 사파이어 및 루비는 일종의 강옥(corundum)이며, 이것은 추가 미량 물질을 함유하는 알루미늄 산화물(세라믹 물질)의 결정질 형태이다. 사파이어를 포함하는 기판은 우수한 전기 절연성, 열 소산(heat dissipation) 및 고온 안정성을 포함하는 여러 이점을 제공할 수 있다. 또한, 사파이어는 일반적으로 투명하기 때문에 커플러의 내부 피처들을 육안으로 검사할 수 있으므로, 완성된 구성 요소의 품질을 확인하는데 드는 시간과 어려움을 감소시킬 수 있다.
베이스 기판, 유전층, 및/또는 커버층은 25℃의 작동 온도 및 1kHz의 주파수에서 ASTM D2149-13에 따라 결정된 유전 상수가 약 30 미만인 물질을 포함할 수 있다. 일부 실시예에서 상기 유전 상수는 약 25 미만, 일부 실시예에서는 약 20 미만, 일부 실시예에서는 약 15 미만이다. 하지만, 다른 실시예에서는 더 높은 주파수 및/또는 더 소형의 컴포넌트를 획득하기 위해, 30 보다 높은 유전 상수를 갖는 물질이 이용될 수도 있다. 예를 들어, 그러한 실시예에서, 유전 상수는 25℃의 작동 온도 및 1kHz의 주파수에서 ASTM D2149-13에 따라 결정될 때 약 30 내지 약 120, 또는 그 이상의 범위일 수 있고, 일부 실시예에서는 약 50 내지 약 100, 일부 실시예에서는 약 70 내지 약 90일 수 있다.
박막 컴포넌트들은 다양한 적절한 물질로 형성될 수 있다. 예를 들어, 박막 저항은 다양한 적합한 저항성 물질로 형성될 수 있는 저항층을 포함할 수 있다. 예를 들어, 저항층은 탄탈륨 질화물(TaN), 니켈 크롬(NiCr), 탄탈륨 알루미나이드, 크롬 실리콘, 티타늄 질화물, 티타늄 텅스텐, 탄탈륨 텅스텐, 이러한 물질의 산화물 및/또는 질화물, 및/또는 임의의 다른 적합한 박막 저항 물질을 포함할 수 있다.
박막 인덕터 및/또는 커패시터는 전도층을 포함할 수 있다. 전도층은 다양한 적합한 전도성 물질을 포함할 수 있다. 예시적인 전도성 물질은 구리, 니켈, 금, 주석, 납, 팔라듐, 은 및 이들의 합금을 포함한다. 그러나, 박막 제조에 적합한 임의의 전도성 금속 또는 비금속 물질이 모두 사용될 수 있다.
박막 컴포넌트(들)의 층들은 약 50 마이크로미터 이하, 일부 실시예에서 20 마이크로미터 이하, 일부 실시예에서 10 마이크로미터 이하, 일부 실시예에서 5 마이크로미터 이하의 두께를 가질 수 있다. 예를 들어, 일부 실시예에서 박막 컴포넌트의 두께는 약 0.05 마이크로미터 내지 약 50 마이크로미터, 일부 실시예에서는 약 0.1 마이크로미터 내지 약 20 마이크로미터, 일부 실시예에서는 약 0.3 마이크로미터 내지 약 10 마이크로미터, 일부 실시예에서는 약 1 마이크로미터 내지 약 5 마이크로미터의 범위일 수 있다.
박막 컴포넌트는 다양한 감산형(subtrative), 반-가산형(semi-additive) 또는 완전 적층(full additive) 프로세스들을 사용하여 정밀하게 형성될 수 있다. 예를 들어, 물리 기상 증착법 및/또는 화학적 증착법이 사용될 수 있다. 예를 들어, 일부 실시예에서, 박막 컴포넌트는 물리적 기상 증착의 한 유형인 스퍼터링을 사용하여 형성될 수 있다. 그러나, 예를 들어 플라즈마 강화 화학 기상 증착(PECVD), 무전해 도금법 및 전기도금법을 포함하는 다양한 다른 적절한 공정이 사용될 수 있다. 원하는 형상의 박막 컴포넌트를 생성하기 위하여, 리소그래피 마스크 및 에칭이 이용될 수 있다. 반응성 또는 비-반응성 가스(예를 들어, 아르곤, 질소, 산소, 염소, 삼염화붕소)의 플라즈마를 사용하는 건식 에칭 및/또는 습식 에칭을 포함하는 다양한 적절한 에칭 기술이 사용될 수 있다.
일부 실시 형태에서, 커플러는 하나 이상의 박막 컴포넌트와 접촉하는 적어도 하나의 접착층을 포함할 수 있다. 접착층은 박막 컴포넌트와 베이스 기판, 유전층, 및/또는 커버층과 같은 인접층 사이의 접착력을 향상시키기에 적합한 다양한 물질이거나 이를 포함할 수 있다. 예를 들어, 접착층은 Ta, Cr, TaN, TiW, Ti 또는 TiN 중 적어도 하나를 포함할 수 있다. 예를 들어, 접착층은 탄탈륨(Ta)(예를 들어, 탄탈륨 또는 이의 산화물 또는 질화물)이거나 이를 포함할 수 있고, 마이크로스트립과 베이스 기판 사이에 형성되어 그 사이의 접착력을 향상시킬 수 있다. 이론에 얽매이지 않고, 격자 불일치 및 잔류 응력과 같은 현상을 극복하기 위해 접착층의 물질이 선택될 수 있다.
접착층(들)은 다양한 적합한 두께를 가질 수 있다. 예를 들어, 일부 실시예에서 접착층(들)의 두께는 약 100 옹스트롬 내지 약 1000 옹스트롬, 일부 실시예에서는 약 200 옹스트롬 내지 약 800 옹스트롬, 일부 실시예에서는 약 400 옹스트롬 내지 약 600 옹스트롬의 범위일 수 있다.
전술한 바와 같이, 커플러는 부품을 표면 실장하기 위해 커플러의 하부면을 따라 노출된 포트(들)를 사용하여, 인쇄 회로 기판(PCB)과 같은 실장 표면에 표면 실장하도록 구성될 수 있다. 예를 들어, 커플러는 랜드 그리드 어레이형(LGA) 마운팅, 볼 그리드 어레이형(BGA) 마운팅, 또는 임의의 다른 적합한 유형의 그리드 어레이형 표면 실장과 같은 그리드 어레이형 표면 실장을 위해 구성될 수 있다. 이와 같이, 포트(들)는 예를 들어, 표면 실장 디바이스(SMD)에서와 같이 베이스 기판의 측면을 따라 연장되지 않을 수 있다. 이와 같이, 일부 실시예에서 베이스 기판 및/또는 커플러의 측면에는 전도성 물질이 없을 수 있다.
일부 실시예에서, 커플러는 커플러의 하부면을 따라 노출된 제 1 보호층 및/또는 커플러의 상부면을 따라 노출된 제 2 보호층을 포함할 수 있다. 예를 들어, 제 1 보호층은 커버층의 제 1 표면 위에 형성될 수 있다. 일부 실시예에서, 제 2 보호층은 모놀리식 베이스 기판의 제 2 표면 위에 형성될 수 있다. 제 1 보호 층 및/또는 제 2 보호 층은 폴리머 물질(예를 들어, 폴리이미드), SiNO, Al2O3, SiO2, Si3N4, 벤조시클로부텐, 또는 유리의 층을 포함할 수 있다. 제 1 보호층 및/또는 제 2 보호층은 약 1 마이크론 내지 약 300 마이크론, 일부 실시예에서 약 5 마이크론 내지 약 200 마이크론, 일부 실시예에서 약 10 마이크론 내지 약 100 마이크론 범위의 두께를 가질 수 있다.
I. 예시적인 실시예
도 1은 본 개시의 양상들에 따른 커플러(100)의 개략도를 예시한다. 커플러(100)는 입력 포트(102), 출력 포트(104), 커플링 포트(106), 및 접지 포트(108)를 포함할 수 있다. 제 1 인덕터(107)는 제 2 인덕터(109)와 유도 결합될 수 있다. 제 2 인덕터(109)는 입력 포트(102)와 출력 포트(104) 사이에 연결될 수 있다.
박막 회로(111)는 제 1 박막 인덕터(107)와 커플링 포트(106) 및/또는 접지 포트(108)를 전기적으로 연결할 수 있다. 박막 회로(111)는 적어도 하나의 박막 컴포넌트를 포함할 수 있다. 예를 들어, 박막 회로(111)는 커플링 포트(106)와 접지 포트(108) 사이에 전기적으로 연결된 제 1 커패시터(110)를 포함할 수 있다. 박막 회로(111)는 커플링 포트(106)와 접지 포트(108) 사이에 직렬로 연결된 제 2 커패시터(112) 및 제 1 저항(114)을 포함할 수 있다. 제 2 저항(116)은 제 1 인덕터(107)와 접지 포트(108) 사이에 연결될 수 있다. 제 3 저항(122)은 일단에서 제 3 인덕터(120) 및 제 1 인덕터(107)에 각각 연결될 수 있고, 타단에서 제 1 저항(114) 및 제 2 커패시터(112)에 각각 연결될 수 있다. 제 3 인덕터(120)는 제 1 인덕터(107)와 커플링 포트(106) 사이에 연결될 수 있다.
도 2는 본 개시의 양상들에 따른 커플러(200)의 실시예의 평면도를 예시한다. 도 3은 도 2의 커플러(200)의 측면도이다. 커플러(200)는 예를 들어, 입력 포트(202), 출력 포트(204), 커플링 포트(206) 및/또는 접지 포트(208)를 포함하는 복수의 포트를 포함할 수 있다.
일부 실시예에서, 커플러(200)는 일반적으로 도 1에 예시된 바와 같이 구성될 수 있다. 제 1 인덕터(207)는 제 2 인덕터(209)와 유도 결합될 수 있다. 제 2 인덕터(209)는 입력 포트(202)와 출력 포트(204) 사이에 연결될 수 있다.
박막 회로(211)는 제 1 박막 인덕터(207)와 커플링 포트(206)를 전기적으로 연결할 수 있다. 박막 회로(211)는 적어도 하나의 박막 컴포넌트를 포함할 수 있다. 예를 들어, 박막 회로(211)는 커플링 포트(206)와 접지 포트(208) 사이에 전기적으로 연결된 제 1 커패시터(210)를 포함할 수 있다. 박막 회로(211)는 커플링 포트(206)와 접지 포트(208) 사이에 직렬 연결된 제 2 커패시터(212) 및 제 1 저항(214)을 포함할 수 있다. 박막 회로(211)는 제 1 인덕터(207)와 접지 포트(208) 사이에 연결된 제 2 저항(216)을 포함할 수 있다. 박막 회로(211)는 제 3 저항(222)을 포함할 수 있는바, 제 3 저항(222)은 제 1 말단에서 제 3 인덕터(220) 및 제 1 인덕터(207)에 각각 연결되고, 제 2 말단에서 제 1 저항(214) 및 제 2 커패시터(212)에 각각 연결된다. 제 3 인덕터(220)는 제 1 인덕터(207)와 커플링 포트(206) 사이에 연결될 수 있다.
커플러(200)는 세라믹 물질을 포함할 수 있는 모놀리식 베이스 기판(226)을 포함할 수 있다. 도 2 및 도 3을 참조하면, 모놀리식 베이스 기판(226)은 제 1 표면(228) 및 제 2 표면(230)을 가질 수 있다. 모놀리식 베이스 기판(226)은 X-방향(234)에서 길이(232)를 가질 수 있다. 모놀리식 베이스 기판(226)은 Y-방향(238)으로 폭(236)(도 2)을 가질 수 있으며, X-방향(234) 및 Y-방향(238)에 수직인 Z-방향(242)으로 두께(240)(도 3)를 가질 수 있다. 커플러(200)의 길이(232)는 약 1.4 mm 미만일 수 있다. 커플러(200)의 폭(236)은 약 1 mm 미만일 수 있다.
복수의 박막 컴포넌트는 모놀리식 베이스 기판(226)의 제 1 표면(228) 위에 형성될 수 있다. 예를 들어, 제 1 패터닝된 전도층(243)(도 3)이 모놀리식 베이스 기판(226)의 제 1 표면(228) 위에 형성될 수 있으며, 이는 박막 컴포넌트를 포함하거나 및/또는 연결한다. 예를 들어, 제 1 패터닝된 전도층은 제 1 저항(214) 및 제 2 저항(216)을 포함할 수 있다. 제 1 저항(214) 및/또는 제 2 저항(216)은 저항층을 노출시키도록 저항층 위에 형성된 제 1 패터닝된 전도층(243)을 선택적으로 에칭함으로써 형성될 수 있으며, 따라서 제 1 패터닝된 전도층(243)은 더 이상 제 1 저항(214), 제 2 저항(216) 및/또는 제 3 저항(222)에 걸쳐 연결되지 않는다. 저항들(214, 216, 222)의 저항층들은 탄탈륨 질화물과 같은 다양한 적당한 저항 물질을 포함할 수 있다.
커플러(200)는 모놀리식 베이스 기판(226)의 제 1 표면(228) 위의 유전층(244)을 포함할 수 있다. 유전층(244)은 제 1 표면(246) 및 제 1 표면(246)에 대향하는 제 2 표면(248)을 가질 수 있다. 유전층(244)의 제 2 표면(248)은 모놀리식 베이스 기판(226)의 제 1 표면(228)과 마주할 수 있다. 제 2 패터닝된 전도층(249)은 모놀리식 베이스 기판(226)의 제 1 표면(228) 위에 형성될 수 있다. 도 2에서, 제 1 패터닝된 전도층(243)은 제 2 패터닝된 전도층(249) 보다 더 어두운 음영으로 표현된다. 제 2 패터닝된 전도층(249)은 제 2 커패시터(212)의 제 1 전극(256), 제 1 인덕터(207)의 제 2 전도층(264), 제 2 인덕터(209)의 전도층(270), 및 /또는 예를 들어 후술하는 바와 같이 제 3 인덕터(220)의 제 2 전도층(252)을 포함할 수 있다.
제 3 인덕터(220)는 모놀리식 베이스 기판(226)의 제 1 표면(228) 위에 형성된 제 1 전도층(250), 유전층(244)의 제 1 표면(246) 위에 형성된 제 2 전도층(252), 및 제 1 전도층(250)과 제 1 전도층(250)을 연결하는 비아(254)를 포함할 수 있다. 제 2 전도층(252)은 커플링 포트(206)와 연결될 수 있다. 제 1 전도층(250)은 제 3 저항(222)과 연결될 수 있다.
제 1 및 제 2 박막 커패시터(210, 212)는 유전층(244)에 의해 이격된 각각의 전극을 포함할 수 있다. 예를 들어, 제 2 박막 커패시터(212)는 모놀리식 베이스 기판(226)의 제 1 표면(228) 상에 형성된 제 1 전극(256)을 포함할 수 있으며, 제 2 전극(258)은 유전층(244)의 제 1 표면(246) 위에 형성될 수 있다. 제 1 전극(256)은 접지 포트(208)와 연결될 수 있다. 제 2 전극(258)은 제 1 저항(214) 및 제 2 저항(222) 각각과 연결될 수 있다.
제 1 박막 커패시터(210)는 모놀리식 베이스 기판(226)의 제 1 표면(228) 위에 형성된 제 1 전극(260) 및 유전층(244)의 제 1 표면(246) 위에 형성된 제 2 전극(262)을 포함할 수 있다. 제 1 박막 커패시터(210)의 제 1 전극(260)은 커플링 포트(206)에 연결될 수 있다. 일부 실시예에서, 제 1 박막 커패시터(210)의 제 2 전극(262)은 제 2 박막 커패시터(212)의 제 2 전극(258)과 일체로 형성될 수 있다(예를 들어, 동일한 전도성 층의 일부로서).
제 1 인덕터(207)는 모놀리식 베이스 기판(226)의 제 1 표면(246) 위에 형성된 전도층(264)을 포함할 수 있다. 전도층(264)은 루프를 형성할 수 있다. 제 1 인덕터(207)는 패터닝된 전도층(243)과 전도층(264)을 연결하는 제 1 비아(266) 및 제 2 비아(268)를 포함할 수 있다. 예를 들어, 제 1 비아(266)는 전도층(264)을 제 3 저항(222) 및 제 3 인덕터(220)의 제 1 전도층(250)과 연결할 수 있다. 제 2 비아(268)는 전도층(264)을 제 2 저항(216)과 연결할 수 있다.
제 2 인덕터(209)는 입력 포트(202) 및 출력 포트(204) 각각과 연결되는 전도층(270)을 포함할 수 있다. 전도층(270)은 제 1 인덕터(207)와 유도 결합될 수 있다. 제 2 인덕터(209)는 모놀리식 베이스 기판(226)의 제 1 표면(228)과 평행한 X-Y 평면에서 제 1 인덕터(207)의 전도층(264)의 적어도 일부를 따라 제 1 인덕터(207)로부터 대략 균등하게 이격될 수 있다. 예를 들어, 제 2 인덕터(209)는 Y-방향(238)으로의 제 1 이격 거리(271) 및 X-방향(234)으로의 제 2 이격 거리(273) 만큼 제 1 인덕터(207)로부터 이격될 수 있다. 제 1 이격 거리(271)는 제 2 이격 거리(273)와 대략 동일할 수 있다. 제 2 이격 거리(273)는 Y 방향(238)으로 연장된 인덕터들(207, 209)의 섹션들에 걸쳐 대략 균일할 수 있다. 제 2 이격 거리(273)는 X-방향(234)으로 연장된 인덕터들(218, 224)의 섹션들에 걸쳐 대략 균일할 수 있다.
도 3을 참조하면, 커플러(200)는 유전층(244)의 제 2 표면(246) 위에 형성된 커버층(272)을 포함할 수 있다. 커버층(272)은 제 1 표면(274) 및 제 2 표면(276)을 가질 수 있다. 커버층(272)의 제 2 표면(276)은 유전층(244)의 제 1 표면(246)과 마주할 수 있다. 커버층(272)은 실리콘 산화질화물과 같은 다양한 적절한 물질을 포함할 수 있다.
일부 실시예에서, 제 1 보호층이 커버층(272)의 제 1 표면(274) 위에 형성될 수 있다. 제 1 보호층은 폴리이미드와 같은 다양한 적합한 물질을 포함할 수 있다.
도 3을 참조하면, 포트들(202, 204, 206, 208)은 커버층(272)(및 존재하는 경우 제 1 보호층)을 통해 연장될 수 있고 그리고 제 1 패터닝된 전도층(243) 및/또는 제 2 패터닝된 전도층(249)과 전기적으로 연결될 수 있다. 보다 구체적으로, 도 2를 참조하면, 커플링 포트(206)는 제 2 커패시터(212)의 제 2 전도층(252), 제 1 커패시터(210)의 제 1 전극(260) 및 제 1 저항(214) 각각과 전기적으로 연결될 수 있다. 입력 포트(202) 및 출력 포트(204) 각각은 제 2 인덕터(209)의 전도층(270)과 전기적으로 연결될 수 있다. 접지 포트(208)는 제 2 저항(216) 및 제 2 커패시터(212)의 제 1 전극(256) 각각과 전기적으로 연결될 수 있다.
포트들(202, 204, 206, 208)은 커버층(272)의 제 1 표면(274) 너머로 돌출될 수 있으며, 따라서 커플러(200)는 포트들(202, 204, 206, 208)을 통해 마운팅(실장) 및 전기적으로 연결될 수 있다(예를 들어, 인쇄 회로 기판에). 포트들(202, 204, 206, 208)은 예를 들어, 전기도금을 사용하여 제 1 전도성 물질(예를 들어, 구리)을 증착한 이후에 후속되는 선택적인 에칭 공정에 의해 형성될 수 있다. 포트들(202, 204, 206, 208)은 주석, 니켈, 또는 이들의 혼합물의 도금과 같은 제 1 전도성 물질 위에 하나 이상의 층을 포함할 수 있다.
도 4를 참조하면, 본 개시의 양상들은 표면 실장형 커플러를 형성하기 위한 방법(400)에 관한 것이다. 일반적으로, 방법(400)은 도 1 내지 도 3을 참조하여 위에서 설명된 박막 커플러(200)를 참조하여 본 명세서에서 설명될 것이다. 그러나, 개시된 방법(400)은 임의의 적절한 박막 커플러로 구현될 수 있음을 이해해야 한다. 또한, 도 4는 예시 및 논의를 위해 특정 순서로 수행되는 단계를 도시하지만, 여기에서 논의되는 방법은 임의의 특정 순서 또는 배열로 제한되지 않는다. 본 명세서에 제공된 개시내용을 사용하여, 당업자는 본 개시내용의 범위를 벗어나지 않고 다양한 방식으로 본 명세서에 개시된 방법의 다양한 단계들이 생략, 재배열, 조합 및/또는 적응될 수 있음을 이해할 것이다.
방법(400)은, 단계 402에서, 예를 들어 도 2 내지 도 3을 참조하여 위에서 설명된 바와 같이 제 1 표면을 갖는 모놀리식 베이스 기판을 제공하는 단계를 포함할 수 있다. 예를 들어, 도 2 및 도 3을를 참조하여 위에서 설명된 바와 같이, 모놀리식 베이스 기판은 하부면과 반대되는 제 2 표면, X 방향의 길이, 및 X 방향에 수직인 Y 방향의 폭을 가질 수 있으며, 폭은 길이보다 작을 수 있다.
방법(400)은 단계 404에서, 모놀리식 베이스 기판의 제 1 표면 위에 복수의 포트들을 형성하는 단계를 포함할 수 있다. 포트들은, 예를 들어 도 2 및 도 3을 참조하여 앞서 설명된 바와 같이, 제 1 패터닝된 전도층 및/또는 제 2 패터닝된 전도층과 전기적으로 접촉할 수 있다.
방법(400)은 단계 406에서, 복수의 박막 컴포넌트를 형성하는 단계를 포함할 수 있다. 예를 들어, 도 2 및 도 3을 참조하여 앞서 설명된 바와 같이, 복수의 박막 컴포넌트들은 제 1 박막 인덕터(207) 및 제 1 박막 인덕터(207)와 유도 결합되고 입력 및 출력 포트(202, 204) 사이에 전기적으로 연결된 제 2 박막 인덕터(209)를 포함할 수 있다. 복수의 박막 컴포넌트들은 예를 들어, 도 2 및 도 3을 참조하여 전술한 바와 같이 박막 회로(211)를 포함할 수 있다.
Ⅱ. 시뮬레이션 데이터
도 5는 2 GHz 내지 8 GHz에 이르는 주파수 범위에 걸쳐 본 개시의 양상에 따른 도 2 및 도 3의 커플러(200)에 대해 이론적으로 계산된 S-파라미터를 나타낸다. 당업계에서 이해되는 바와 같이, S-파라미터는 다음과 같은 S(a,b) 형식으로 표현된다. 각 S-파라미터는 포트 a에서의 신호 입력의 결과로서 포트 b에서 발생하는 신호를 나타내는 것으로 이해될 수 있도록 a 및 b 값은 S-파라미터와 관련된 포트 번호를 나타낸다. 당업계에서 이해되는 바와 같이, S-파라미터는 일반적으로 다음과 같이 참조된다.
도 5를 참조하면, 커플링 팩터 S(3,1)은 2 GHz에서 -21.968 dB, 4.85 4GHz에서 -19.007 dB, 8 GHz에서 -20.736 dB와 같다. 따라서, 커플러는 넓은 커플링 주파수 범위에서 매우 균일한 커플링을 나타낸다. 보다 구체적으로, 커플링 팩터는 2 GHz 내지 8 GHz에서 대략 3 dB 변한다. 따라서, 본 일례에서, 커플링 주파수 범위는 2 GHz에서 8 GHz까지 6 GHz에 걸쳐 있다. 그러나, 다른 실시예에서, 커플링 주파수 범위는 더 작은 주파수 범위(예를 들어, 4GHz, 3GHz, 2GHz 이하) 또는 더 큰 주파수 범위(예를 들어, 7GHz, 8GHz 이상)에 걸쳐 있을 수 있다. 추가적으로, 커플링 주파수 범위는 약 250 MHz 내지 약 6 GHz 범위의 하한을 가질 수 있다.
도 5에 도시된 바와 같이, 커플러는 매우 우수한 삽입 손실 특성 S(1,2)를 나타낼 수 있다. 예를 들어, 삽입 손실 S(1,2)는 2 GHz에서 8 GHz까지 -0.564 dB 이상일 수 있다. 또한, 도 5에 도시된 바와 같이, S(3,2)는 2 GHz 내지 8 GHz에서 -40.238 dB 이하일 수 있다.
Ⅲ. 테스트
커플링 팩터, 삽입 손실, 반환 손실 및 기타 S-파라미터 특성에 대한 테스트는 소스 신호 생성기(예컨대, 1306 Keithley 2400 시리즈 SMU(소스 측정 유닛), 예를 들어, Keithley 2410-C SMU)를 사용하여 수행될 수 있다. 예를 들어, 커플러의 입력 포트에 입력 신호를 인가하고, 커플링된 신호는 소스 신호 생성기를 이용하여 커플러의 커플링 포트에서 측정될 수 있다.
IV. 어플리케이션
커플러의 입력 및 출력 포트는 신호 소스 컴포넌트와 동작가능하게 연결될 수 있다. 커플러의 커플링 포트 및/또는 접지 포트는 커플링된 신호를 별도의 컴포넌트(예를 들어, 신호 소스 컴포넌트의 모니터링 또는 제어를 위해)에 제공하는데 사용될 수 있다. 예를 들어, 결합 라인은 커플링된 신호를 무선 주파수 송신기의 증폭기와 연관된 피드백 제어 루프에 제공할 수 있다.
개시된 커플러는 다양한 어플리케이션에서 사용될 수 있다. 어플리케이션의 일례들은 WiFi, WiMAX(Worldwide Interoperability for Microwave Access), WIBRO(무선 브로드밴드), LTE(Long Term Evolution), 블루투스 및/또는 저전력 무선 게이트웨이 어플리케이션을 포함한다. 추가적인 일례는 전력 감지, 주파수 감지 및 전압 정재파 비율(voltage standing wave ratio: VSWR) 모니터링을 포함한다.
본 발명의 이들 및 기타 수정예들 및 변형예들은 본 발명의 사상 및 범위를 벗어나지 않고 당업자에 의해 실시될 수 있다. 또한, 다양한 실시예의 양상들은 전체적으로 또는 부분적으로 교환될 수 있음을 이해해야 한다. 또한, 당업자는 전술한 설명이 단지 예시일 뿐이며 그러한 첨부된 청구범위에서 추가로 설명된 본 발명을 제한하려는 의도가 아님을 이해할 것이다.
Claims (40)
- 표면 실장형 커플러로서,
제 1 표면, 제 2 표면, X 방향의 길이 및 X 방향에 수직인 Y 방향의 폭을 갖는 모놀리식 베이스 기판;
상기 모놀리식 베이스 기판의 제 1 표면 위에 형성된 복수의 포트들, 상기 복수의 포트들은 커플링 포트, 입력 포트 및 출력 포트를 포함하며;
제 1 박막 인덕터;
상기 제 1 박막 인덕터와 유도 결합되고, 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터; 및
상기 제 1 박막 인덕터를 커플링 포트와 전기적으로 연결하는 박막 회로
를 포함하며,
상기 박막 회로는 적어도 하나의 박막 컴포넌트를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 박막 회로의 적어도 하나의 박막 컴포넌트는 약 50 마이크론 미만의 두께를 갖는 층을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 박막 회로의 적어도 하나의 박막 컴포넌트는 박막 저항를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제3항에 있어서,
상기 박막 저항는 탄탈륨 질화물을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 커플러는 모놀리식 베이스 기판의 제 1 표면 위에 형성된 유전층을 포함하고, 상기 유전층은 제 1 표면 및 제 2 표면을 갖고, 상기 유전층의 제 2 표면은 상기 모놀리식 베이스 기판의 제 1 표면과 마주하는 것을 특징으로 하는 표면 실장형 커플러. - 제5항에 있어서,
상기 박막 회로의 적어도 하나의 박막 컴포넌트는, 모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전극 및 유전층의 제 1 표면 위에 형성된 제 2 전극을 포함하는 박막 커패시터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제5항에 있어서,
상기 유전층의 제 1 표면 위에 형성된 커버층을 더 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제7항에 있어서,
상기 커버층은 실리콘 산화질화물을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 박막 회로의 적어도 하나의 박막 컴포넌트는 제 3 박막 인덕터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
모놀리식 베이스 기판의 제 1 표면 위에 형성된 유전층, 상기 유전층은 제 1 표면 및 제 2 표면을 갖고, 상기 유전층의 제 2 표면은 모놀리식 베이스 기판의 제 1 표면과 마주하며; 그리고
모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전도층, 유전층의 제 1 표면 위에 형성된 제 2 전도층, 및 제 1 전도층과 제 2 전도층을 연결하는 비아를 포함하는 제 3 박막 인덕터
를 더 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 제 1 인덕터는 제 1 방향으로 연장된 제 1 전도층을 포함하고,
상기 제 2 인덕터는 제 2 전도층을 포함하되, 제 2 전도층은 제 1 전도층과 평행하고, 제 1 전도층의 적어도 일부를 따라 대략 균일한 이격 거리만큼 제 1 방향에 수직인 제 2 방향으로 상기 제 1 전도층으로부터 이격되는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 박막 회로의 적어도 하나의 박막 컴포넌트는 제 3 박막 인덕터 및 박막 커패시터를 포함하고, 상기 제 3 박막 인덕터와 상기 박막 커패시터는 전기적으로 병렬로 연결되며, 각각 제 1 박막 인덕터와 커플링 포트 사이에서 전기적으로 직렬로 연결되는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 커플러의 폭은 약 1.2 mm 미만인 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 커플러의 길이는 약 2 mm 미만인 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 커플러의 풋프린트는 약 3 mm2 미만인 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 모놀리식 베이스 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제1항에 있어서,
상기 커플러의 커플링 팩터는 약 250 MHz 내지 약 6 GHz 범위의 하한 및 상기 하한 보다 적어도 2 GHz 만큼 큰 상한을 갖는 커플링 주파수 범위에 걸쳐 약 4 dB 미만으로 변화하는 것을 특징으로 하는 표면 실장형 커플러. - 제17항에 있어서,
주파수 범위의 하한은 약 2 GHz인 것을 특징으로 하는 표면 실장형 커플러. - 표면 실장형 커플러로서,
모놀리식 베이스 기판;
커플러의 표면 실장을 위해 상기 커플러의 외부를 따라 노출되는 적어도 하나의 포트; 및
하나 이상의 박막 컴포넌트를 포함하고,
상기 커플러의 풋프린트는 약 3 mm2 미만이고,
상기 커플러의 커플링 팩터는 약 250 MHz 내지 약 6 GHz 범위의 하한 및 하한 보다 적어도 2 GHz 큰 상한을 갖는 커플링 주파수 범위에 걸쳐 약 4 dB 미만으로 변하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 적어도 하나의 박막 컴포넌트는 박막 저항을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제20항에 있어서,
상기 박막 저항은 탄탈륨 질화물을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 모놀리식 베이스 기판의 제 1 표면 위에 형성된 유전층을 더 포함하고, 상기 유전층은 제 1 표면 및 제 2 표면을 갖고, 상기 유전층의 제 2 표면은 상기 모놀리식 베이스 기판의 제 1 표면과 마주하는 것을 특징으로 하는 표면 실장형 커플러. - 제22항에 있어서,
상기 모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전극 및 상기 유전층의 제 1 표면 위에 형성된 제 2 전극을 포함하는 박막 커패시터를 더 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제22항에 있어서,
상기 적어도 하나의 박막 컴포넌트는 박막 인덕터를 포함하고, 상기 박막 인덕터는 상기 모놀리식 베이스 기판의 제 1 표면 위에 형성된 제 1 전도층, 상기 유전층의 제 1 표면 위에 형성된 제 2 전도층, 및 제 1 전도층과 제 2 전도층을 연결하는 비아를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 적어도 하나의 박막 컴포넌트는 박막 커패시터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 적어도 하나의 박막 컴포넌트는 박막 인덕터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 적어도 하나의 포트는 커플링 포트, 입력 포트, 및 출력 포트를 포함하고;
상기 적어도 하나의 박막 컴포넌트는,
제 1 박막 인덕터; 및
상기 제 1 박막 인덕터와 유도 결합되고 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제27항에 있어서,
상기 제 1 박막 인덕터와 상기 커플링 포트를 전기적으로 연결하는 박막 회로를 더 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제27항에 있어서,
상기 박막 회로는 박막 저항을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제27항에 있어서,
상기 박막 회로는 박막 커패시터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제27항에 있어서,
상기 박막 회로는 제 3 박막 인덕터를 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제27항에 있어서,
상기 제 1 박막 인덕터는 제 1 방향으로 연장된 제 1 전도층을 포함하고,
상기 제 2 박막 인덕터는 제 2 전도층을 포함하되, 상기 제 2 전도층은 상기 제 1 전도층과 평행하고, 제 1 전도층의 적어도 일부를 따라 대략 균일한 이격 거리만큼 제 1 방향에 수직인 제 2 방향으로 상기 제 1 전도층으로부터 이격되는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 모놀리식 베이스 기판의 제 2 표면 위에 형성된 커버층을 더 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제33항에 있어서,
상기 커버층은 실리콘 산화질화물을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 커플러의 길이는 약 2 mm 미만인 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 커플러의 폭은 약 1 mm 미만인 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
상기 모놀리식 베이스 기판은 세라믹 물질을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
주파수 범위의 하한은 약 2 GHz인 것을 특징으로 하는 표면 실장형 커플러. - 제19항에 있어서,
적어도 하나의 박막 컴포넌트는 약 50 마이크론 미만의 두께를 갖는 층을 포함하는 것을 특징으로 하는 표면 실장형 커플러. - 표면 실장형 커플러를 형성하는 방법으로서,
제 1 표면, 상기 제 1 표면과 반대인 제 2 표면을 갖는 모놀리식 베이스 기판을 제공하는 단계;
상기 모놀리식 베이스 기판의 제 1 표면 위에 복수의 포트들을 형성하는 단계;
제 1 박막 인덕터를 형성하는 단계;
상기 제 1 박막 인덕터와 유도 결합되고 입력 포트와 출력 포트 사이에 전기적으로 연결된 제 2 박막 인덕터를 형성하는 단계; 및
적어도 하나의 박막 컴포넌트를 포함하고 제 1 박막 인덕터를 커플링 포트와 전기적으로 연결하는 박막 회로를 형성하는 단계
를 포함하며,
상기 박막 회로는 적어도 하나의 박막 컴포넌트를 포함하는 것을 특징으로 하는 표면 실장형 커플러를 형성하는 방법.
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