WO2013129251A1 - カプラ、電子部品、及び電子部品の製造方法 - Google Patents

Abstract

　導体膜と抵抗膜の接触抵抗を抑えつつ、周波数による減衰量の違いを低減する。　カプラ１Ａは、それぞれ基板（基板Ｋ１，平坦化膜Ｈ０，及び絶縁膜Ｈ０１）上に設けられた入力端子及び出力端子と、基板上に設けられ、一端が入力端子に、他端が出力端子にそれぞれ接続された主線路と、それぞれ基板上に設けられた導体膜Ｍ１及び抵抗膜Ｒ１を含み、導体膜Ｍ１の一部で主線路と電磁気的に結合する副線路とを備え、導体膜Ｍ１は、配線パターンＬ２３，Ｌ２５を有し、抵抗膜Ｒ１は、配線パターンＬ２３と基板との間に嵌入するように配置された端部Ｒ１３ａと、配線パターンＬ２５と基板との間に嵌入するように配置された端部Ｒ１３ｂとを含む抵抗膜パターンＲ１３を有し、端部Ｒ１３ａ，Ｒ１３ｂはそれぞれ、少なくとも上面及び端面で導体膜Ｍ１に接触する。

Description

カプラ、電子部品、及び電子部品の製造方法

　本発明は、カプラ、電子部品、及び電子部品の製造方法に関し、特に、小型薄型化に有利な薄膜プロセスを用いて製造された抵抗素子をアッテネーター(Attenuator)として内蔵するカプラ、電子部品、及び電子部品の製造方法に関する。

　無線通信機器は、アンテナ、フィルタ、ＲＦスイッチ、パワーアンプ、カプラ、バランなどの各種高周波素子によって構成される。このうちカプラは、ディレクショナル・カプラ（Directional Coupler:方向性結合器）とも呼ばれるもので、パワーアンプの出力の一部をピックアップし、パワーアンプの入力にフィードバックするために用いられる。カプラによるフィードバックによって、パワーアンプの出力利得を一定に維持することが可能になる。

　カプラが用いられる無線通信機器には、携帯電話や携帯端末等の移動体通信機器や無線ＬＡＮ機器等も含まれるが、これらの機器は小型化が著しく、カプラに対してもより一層の小型薄型化が切望されている。特許文献１、２には、これらの機器に用いられるカプラの例が開示されている。

　また近年、上記のようなパワーアンプでの利用の他に、アンテナチューナーの制御を目的としたカプラの利用も進められている。この場合のカプラは、無線通信機器の送受信部において、センシング誤差や配線ロスを少なくする役割を果たす。

　カプラをアンテナチューナーの制御目的に利用する場合、インピーダンスが違う素子との接続やインピーダンス外乱に対応するために、アッテネーターとしての抵抗素子が必要とされる場合がある。特許文献３には、カプラではなく終端抵抗体の例ではあるが、この種の抵抗素子の例が開示されている。

特開２０１１－１１４８２８号公報 特開２０１１－１１４８２９号公報 特開２０１０－１４７０８９号公報

　カプラにアッテネーターとしての抵抗素子を組み込む場合、通信信号が流れる主線路と電磁気的に結合する副線路の途中に、抵抗膜によるブリッジ部分を設けることになる。従来、この種のカプラの製造には、まず基板全面に抵抗膜及び導体膜を順次形成し、これらを副線路の形状に順次パターニングした後、抵抗膜によるブリッジ部分のみ導体膜を除去するという方法が採用されている。特許文献３の［００２３］段落には、カプラではなく終端抵抗体の例ではあるが、このような製造方法の例が開示されている。

　なお、特許文献３の図１及び図２を見ると、導体膜である入力電極２０のうち、連結部分４０Ｃ（抵抗膜である抵抗膜パターン４０の一部）の上面に形成されている部分以外の部分は宙に浮いており、その下には抵抗膜パターン４０が存在しないようにも考えられる。しかし、図１及び図２に記載の終端抵抗体１が［００２３］段落に記載の製造方法に従って製造されたものであることを考慮すると、入力電極２０の下面全面にわたって抵抗膜パターン４０が形成されていると考えるのが妥当である。

　しかしながら、上記の製造方法では、導体膜の直下に抵抗膜が残存することになる。この状態で副線路に電流信号が流れた場合、その相当部分が、上記ブリッジ部分以外の部分においても（導体膜ではなく）抵抗膜を流れることになる。抵抗膜では導体膜に比べて電流信号の減衰が大きくなることから、導体膜ではなく抵抗膜を電流信号が流れるということは、電流信号の減衰量が大きくなることを意味している。

　電流信号が抵抗膜を流れるのは、いわゆる表皮効果によるものである。表皮効果には周波数特性があるため、上記の減衰量は電流信号の周波数によって異なる。近年の移動体通信機器や無線ＬＡＮ機器では広帯域の信号が用いられるため、このような周波数による減衰量の違いがあると、回路設計に困難が生ずる。したがって、できるだけ表皮効果の影響を抑え、周波数による減衰量の違いを低減することが求められている。

　ここで、表皮効果の影響を抑えること自体は、導体膜の直下に抵抗膜が残存しないように構成すれば、実現することができる。特許文献３の図５には、カプラではなく終端抵抗体の例ではあるが、導体膜の直下に抵抗膜が残存しないように構成した例が開示されている。

　しかしながら、単純に導体膜の直下に抵抗膜が残存しないようにした特許文献３の図５のような例では、導体膜と抵抗膜とが垂直面のみで接触することになるため、接触抵抗が非常に大きくなってしまうという別の問題が生ずる。そこで、導体膜と抵抗膜の接触抵抗を抑えつつ、周波数による減衰量の違いを低減できるようにすることが求められている。

　以上のような課題は、カプラに限られるものではなく、複数の配線パターンを含む導体膜と、これら複数の配線パターンの間に配置されるアッテネーターとしての抵抗膜とからなる配線を備える電子部品に広く共通する課題である。

　したがって、本発明の目的の一つは、導体膜と抵抗膜の接触抵抗を抑えつつ、周波数による減衰量の違いを低減できるカプラ、電子部品、及び電子部品の製造方法を提供することにある。

　上記目的を達成するための本発明によるカプラは、基板と、それぞれ前記基板上に設けられた入力端子及び出力端子と、前記基板上に設けられ、一端が前記入力端子に、他端が前記出力端子にそれぞれ接続された主線路と、それぞれ前記基板上に設けられた導体膜及び抵抗膜を含み、前記導体膜の一部で前記主線路と電磁気的に結合する副線路とを備え、前記導体膜は、第１及び第２の配線パターンを有し、前記抵抗膜は、前記第１の配線パターンと前記基板との間に嵌入するように配置された第１の端部と、前記第２の配線パターンと前記基板との間に嵌入するように配置された第２の端部とを含む第１の抵抗膜パターンを有し、前記第１及び第２の端部はそれぞれ、少なくとも上面及び端面で前記導体膜に接触することを特徴とする。

　本発明によれば、第１及び第２の端部それぞれの端面が導体膜に接触しているので、導体膜下面の少なくとも一部は抵抗膜によって覆われていないと言える。したがって、導体膜下面の全面が抵抗膜で覆われている従来例に比べ、周波数による減衰量の違いを低減することが可能になる。また、第１及び第２の端部それぞれの少なくとも上面及び端面で導体膜と抵抗膜とが接触するので、端面のみでこれらが接触する従来例に比べ、導体膜と抵抗膜の接触抵抗を抑えることが可能になる。

　上記カプラにおいて、前記抵抗膜を覆うように形成された絶縁膜をさらに備え、前記絶縁膜は、それぞれ前記第１及び第２の端部を露出させる第１及び第２のスルーホールを有し、前記抵抗膜と前記導体膜とは、前記第１及び第２のスルーホールの内部で互いに接触することとしてもよい。これによれば、第１及び第２のスルーホール以外の部分では抵抗膜が絶縁膜に覆われることになるので、カプラの製造工程において抵抗膜が酸化することを防止できる。したがって、抵抗膜の抵抗値の基板面内の場所によるバラつきを抑えることが可能になる。

　上記カプラにおいてさらに、前記第１の抵抗膜パターンは、前記第１及び第２のスルーホールそれぞれの内壁と接触する位置から、対応する端面にかけて、徐々に膜厚が薄くなるよう構成されることとしてもよい。これによれば、導体膜と抵抗膜の接触抵抗をさらに抑えることが可能になる。

　上記各カプラにおいてさらに、前記第１の抵抗膜パターンは第１の方向に延伸する直線状のパターンであり、前記第１の抵抗膜の前記第１の方向と直交する第２の方向の幅は、前記第１及び第２のスルーホールそれぞれの前記第２の方向の幅より小さいこととしてもよい。これによれば、第１及び第２のスルーホールの形成位置が多少ずれたとしても、第１及び第２の端部をスルーホール内に適切に露出させることが可能になる。

　また、本発明による電子部品は、基板と、それぞれ前記基板上に設けられた導体膜及び抵抗膜を含む配線とを備え、前記導体膜は、第１及び第２の配線パターンを有し、前記抵抗膜は、前記第１の配線パターンと前記基板との間に嵌入するように配置された第１の端部と、前記第２の配線パターンと前記基板との間に嵌入するように配置された第２の端部とを含む第１の抵抗膜パターンを有し、前記第１及び第２の端部はそれぞれ、少なくとも上面及び端面で前記導体膜に接触することを特徴とする。

　また、本発明による電子部品の製造方法は、第１及び第２の端部を含む第１の抵抗膜パターンを有する抵抗膜を形成する工程と、前記抵抗膜を形成した後、前記第１及び第２の端部の上面を除く前記第１の抵抗膜パターンの上面を覆い、かつ、前記第１及び第２の端部を露出させる絶縁膜を形成する工程と、前記絶縁膜を形成した後、それぞれ前記第１及び第２の端部を覆う第１及び第２の配線パターンを有する導体膜を形成する工程と、底面に前記導体膜が露出したコンタクトホールを有する保護膜を成膜する工程と、前記コンタクトホールを介して前記導体膜と接触する端子を形成する工程とを備えることを特徴とする。

　本発明によれば、導体膜下面の少なくとも一部が抵抗膜によって覆われておらず、かつ、第１及び第２の端部それぞれの少なくとも上面及び端面で導体膜と抵抗膜とが接触する電子部品を製造することが可能になる。また、導体膜を形成する前に、抵抗膜を絶縁膜で覆っているので、製造工程における抵抗膜の酸化を抑制することが可能になる。したがって、抵抗膜の抵抗値が基板面内の場所によってばらつくことを防止できる。

　上記電子部品の製造方法においてさらに、前記絶縁膜を形成する工程は、前記第１及び第２の端部を覆う第２のレジストパターンを形成する工程と、前記第２のレジストパターンを覆う絶縁膜材料を成膜する工程と、前記第２のレジストパターン及び該第２のレジストパターンの上面に形成された前記絶縁膜材料を除去する工程とを有することとしてもよい。これによれば、絶縁膜に、それぞれ第１及び第２の端部を露出させる第１及び第２のスルーホールを形成することが可能になる。

　上記電子部品の製造方法において、前記絶縁膜を形成した後に逆スパッタを行うことにより、露出した前記第１及び第２の端部の一部分を除去する工程をさらに備えることとしてもよい。これによれば、第１の抵抗膜パターンを、第１及び第２のスルーホールそれぞれの内壁と接触する位置から、対応する端面にかけて、徐々に膜厚が薄くなるよう構成することができる。

　上記各電子部品の製造方法においてさらに、前記抵抗膜を形成する工程は、抵抗膜材料を成膜する工程と、前記抵抗膜材料を覆う第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記抵抗膜材料をエッチングする工程と、前記第１のレジストパターンを除去する工程とを有することとしてもよい。

　上記各電子部品の製造方法においてさらに、前記導体膜を形成する工程は、シード電極膜を成膜する工程と、前記シード電極膜を覆う第３のレジストパターンを形成する工程と、メッキにより、前記第３のレジストパターンの間に導体膜材料を成膜する工程と、前記第３のレジストパターンを除去する工程と、前記シード電極膜のうち前記導体膜材料に覆われていない部分を除去する工程とを有することとしてもよい。

　また、本発明は、次の第１乃至第５の特徴に示すように構成することも可能である。

　すなわち、第１の特徴に係る本発明は、基板と、それぞれ前記基板上に設けられた入力端子及び出力端子に接続された主線路と、前記主線路と電磁気的な結合をするように前記基板上に配置された配線層と薄膜抵抗パターンを含む副線路とを有し、前記薄膜抵抗パターンの幅は前記配線層の幅より狭く、前記薄膜抵抗パターンの側端部と上面部が前記配線層に覆われ、前記薄膜抵抗パターンの上面部が前記配線層との接続部分を除いて第１の絶縁膜で覆われているカプラである。

　上記第１の特徴に係るカプラによれば、薄膜抵抗パターンが、主線路及び副線路の下面全面には形成されておらず、副線路の下面の一部分のみで配線層と接触する構造を有しているため、高周波領域における表皮効果によって生ずる高周波ロスの削減効果が得られる。したがって、小型薄膜化された抵抗内蔵型カプラのアッテネーターの周波数特性において、高周波領域における減衰量の変化を小さくすることができる。また、配線層との接続部分以外の薄膜抵抗パターンの上面部が第１の絶縁膜で覆われているので、薄膜抵抗パターンの酸化による劣化を防止する効果とともに放熱効果が得られ、さらに、ＥＳＤ耐性が向上することから、静電気が入力されることによる薄膜抵抗パターンの劣化の進行を防止する効果も得られる。

　第２の特徴に係る本発明は、上記第１の特徴に係るカプラにおいて、前記第１の絶縁膜が前記配線層との接続部分を除いた前記薄膜抵抗パターン上面部と側面部に形成されているカプラである。

　上記第２の特徴に係るカプラによれば、第１の絶縁膜が薄膜抵抗パターンの上面部のみを覆う構造に比べ、薄膜抵抗パターンが酸化などの影響によって劣化することを防止できる。したがって、薄膜抵抗パターンの抵抗値のばらつきを小さくすることが可能になる。

　第３の特徴に係る本発明は、上記第２の特徴に係るカプラにおいて、前記第１の絶縁膜は前記薄膜抵抗パターンと前記配線層との接続部分に対応する領域にスルーホールを有し、前記スルーホールの開口幅は前記薄膜抵抗パターンの幅Ｗより大きいカプラである。

　上記第３の特徴に係るカプラによれば、スルーホールの開口幅が薄膜抵抗パターンの幅Ｗより大きいことから、スルーホール内に薄膜抵抗パターンの端部の全体を確実に露出させることができる。したがって、薄膜抵抗パターンの抵抗値のばらつきを小さくすることが可能になる。

　なお、第１の絶縁膜は、上記スルーホールの部分を除き、主線路及び副線路の下面全面を広く覆うように形成されることが好ましい。こうすることで、第１の絶縁膜と、薄膜抵抗パターンの下部に形成されている他の絶縁膜（基板表面の全体を覆う平坦化膜やその上に形成される絶縁膜など）との接触面積が増大することから、これらの密着性が良くなり、第１の絶縁膜の剥がれが抑制される。

　第４の特徴に係る本発明は、上記第２又は第３の特徴に係るカプラにおいて、前記基板の表面に形成された第２の絶縁膜をさらに有し、前記第１及び第２の絶縁膜がともに前記基板と同じ材質で形成されているカプラである。

　上記第４の特徴に係るカプラによれば、第１の絶縁膜と第２の絶縁膜の密着性を、より向上することが可能になる。なお、第１及び第２の絶縁膜及び基板の構成材料として、アルミナや窒化シリコンなどの、薄膜抵抗パターンとの反応性の小さい無機材料を用いることで、薄膜抵抗パターンの酸化等による劣化を抑え、基板面内での抵抗値ばらつきを小さく抑えることも可能である。

　第５の特徴に係る本発明は、基板と、前記基板上に配線層が形成され、少なくとも１つの薄膜抵抗パターンが前記配線層に接続されており、前記薄膜抵抗パターンの幅は前記配線層の幅より狭く、前記薄膜抵抗パターンの側端部と上面部が前記配線層に覆われて接続され、前記薄膜抵抗パターンの上面部が前記配線層との接続部分を除いて絶縁膜で覆われている電子部品である。

　上記第５の特徴に係る電子部品によれば、薄膜抵抗パターンが、主線路及び副線路の下面全面には形成されておらず、副線路の下面の一部分のみで配線層と接触する構造を有しているため、高周波領域における表皮効果によって生ずる高周波ロスの削減効果が得られる。したがって、周波数特性の高周波領域における減衰量の変化を小さくすることが可能になる。また、配線層との接続部分以外の薄膜抵抗パターンの上面部が絶縁膜で覆われているので、薄膜抵抗パターンの酸化による劣化を防止する効果とともに放熱効果が得られ、さらに、ＥＳＤ耐性が向上することから、静電気が入力されることによる薄膜抵抗パターンの劣化の進行を防止する効果も得られる。

　本発明によれば、導体膜下面の全面が抵抗膜で覆われている従来例に比べ、周波数による減衰量の違いを低減することが可能になる。また、第１及び第２の端部それぞれの少なくとも上面及び端面で導体膜と抵抗膜とが接触するので、端面のみでこれらが接触する従来例に比べ、導体膜と抵抗膜の接触抵抗を抑えることが可能になる。

　また、導体膜下面の少なくとも一部が抵抗膜によって覆われておらず、かつ、第１及び第２の端部それぞれの少なくとも上面及び端面で導体膜と抵抗膜とが接触する電子部品を製造することが可能になる。また、導体膜を形成する前に、抵抗膜を絶縁膜で覆っているので、製造工程における抵抗膜の酸化を抑制することが可能になる。したがって、抵抗膜の抵抗値が基板面内の場所によってばらつくことを防止できる。

　さらに、小型薄膜化された抵抗内蔵型カプラのアッテネーターの周波数特性において高周波領域における減衰量の変化が小さくなり、かつ抵抗素子の形成時の抵抗値のばらつきが小さくなるので、アッテネーターの高周波特性のばらつきを小さくすることが可能となる。また、本発明の構造を有する電子部品の周波数特性に関して、高周波領域における減衰量の変化を小さくすることが可能になる。

本発明の好ましい実施の形態によるカプラの構成を示す等価回路図である。 本発明の好ましい第１の実施の形態によるカプラ１Ａの平面図である。 図２に示したＡ－Ａ'部分の垂直断面図である。 図２に示した領域Ｂの拡大図である。 図４に示したＣ－Ｃ'部分の垂直断面図である。 図２に示したＤ－Ｄ'部分の垂直断面図である。 本発明の好ましい第２の実施の形態によるカプラ１Ｂの平面図である。 図７に示したＡ－Ａ'部分の垂直断面図である。 図７に示したＤ－Ｄ'部分の垂直断面図である。 本発明の好ましい第３の実施の形態によるカプラ１Ｃの平面図である。 図１０に示したＡ－Ａ'部分の垂直断面図である。 図１０に示した領域Ｂの拡大図である。 図１２に示したＣ－Ｃ'部分の垂直断面図である。 本発明の好ましい第３の実施の形態に係るカプラ１Ｃの製造工程のステップＳ１～Ｓ１１を示す図である。 本発明の好ましい第３の実施の形態に係るカプラ１Ｃの製造工程のステップＳ１２～Ｓ２１を示す図である。 （ａ）～（ｅ）は、図１４及び図１５に示したステップＳ８からステップＳ１５までの工程における、薄膜抵抗パターンＲ２３の他方端部Ｒ２３ｂの近傍の様子を示す図である。 図１に示した薄膜抵抗パターンＲ１１～Ｒ１３によって構成されるπ型アッテネーターと同じ回路構成を有するπ型アッテネーターを通過する電流信号の減衰量の周波数による変化を、該π型アッテネーターを図１０に示すカプラ１Ｃに示した構造で実現した場合（実施例Ｅｘ１）と、図１８に示すカプラ１００に示した構造で実現した場合（比較例Ｅｘ０）とのそれぞれについて示す図である。 本発明の背景技術によるカプラ１００の平面図である。 図１８に示したＡ－Ａ'部分の垂直断面図である。 図１８に示した領域Ｂの拡大図である。 図２０に示したＣ－Ｃ'部分の垂直断面図である。

　以下、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、各図面において、同一または同等の要素には同一の符号を付与し、重複する説明を省略する。上下左右などの位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その趣旨を逸脱しない限り、さまざまな変形が可能である。

　図１は、本実施の形態に係るカプラ１の構成を示す等価回路図である。同図に示すように、カプラ１は、入力端子Ｔ１１、出力端子Ｔ１２、カップリング端子Ｔ２１、アイソレーション端子Ｔ２２、第１線路Ｌ１、第２線路Ｌ２、及び薄膜抵抗パターン（抵抗膜パターン）Ｒ１１～Ｒ１３，Ｒ２１～Ｒ２３を備えて構成される。

　第１線路Ｌ１と第２線路Ｌ２とは、互いに電磁気的に結合するように配置される。図１には、この電磁気的な結合の例として、磁気結合Ｍと容量結合Ｃ１、Ｃ２とを図示している。

　第１線路Ｌ１の一端は入力端子Ｔ１１に接続され、他端は出力端子Ｔ１２に接続される。また、第２線路Ｌ２の一端は薄膜抵抗パターンＲ１１を介してカップリング端子Ｔ２１に接続され、他端は薄膜抵抗パターンＲ２１を介してアイソレーション端子Ｔ２２に接続される。薄膜抵抗パターンＲ１２の一端は第２線路Ｌ２と薄膜抵抗パターンＲ１１の間に接続され、他端はグランド端子Ｔ２３に接続される。薄膜抵抗パターンＲ１３の一端は薄膜抵抗パターンＲ１１とカップリング端子Ｔ２１の間に接続され、他端はグランド端子Ｔ２３に接続される。薄膜抵抗パターンＲ２２の一端は第２線路Ｌ２と薄膜抵抗パターンＲ２１の間に接続され、他端はグランド端子Ｔ２３に接続される。薄膜抵抗パターンＲ２３の一端は薄膜抵抗パターンＲ２１とアイソレーション端子Ｔ２２の間に接続され、他端はグランド端子Ｔ２３に接続される。薄膜抵抗パターンＲ１１，Ｒ１２，Ｒ１３は、カップリング端子Ｔ２１に接続されたπ型アッテネーターを構成する。また、薄膜抵抗パターンＲ２１，Ｒ２２，Ｒ２３は、アイソレーション端子Ｔ２２に接続されたπ型アッテネーターを構成する。なお、以下の説明では、入力端子Ｔ１１と出力端子Ｔ１２の間に設けられる線路を「主線路」と称し、カップリング端子Ｔ２１とアイソレーション端子Ｔ２２の間に設けられる線路（グランド端子Ｔ２３との間に設けられる部分を含む）を「副線路」と称する場合がある。

　上述した第１線路Ｌ１及び第２線路Ｌ２それぞれの長さは、カプラ１の仕様に応じて決定される。一例では、対象となる伝送信号（第１線路Ｌ１を通過する信号）に関して１／４波長（λ／４）共振器回路となるように、第１線路Ｌ１及び第２線路Ｌ２それぞれの長さが設定される。

　図１を参照しながら、カプラ１の基本的な動作について説明する。カプラ１によるピックアップの対象となる信号は、入力端子Ｔ１１に入力され、出力端子Ｔ１２から出力される。入力端子Ｔ１１に信号が入力されると、第１線路Ｌ１には主電流ＩＭが流れる。主電流ＩＭが第１線路Ｌ１に流れると、磁気結合Ｍに基づく誘導電流ＩＬが第２線路Ｌ２を一方向に向かって流れるとともに、容量結合Ｃ１、Ｃ２に基づく変位電流ＩＣが第２線路Ｌ２を両方向に流れる。第２線路Ｌ２を流れる電流は誘導電流ＩＬと変位電流ＩＣの和となり、その結果、誘導電流ＩＬが流れる方向と一致した方向性をもつ電流（カップリング端子Ｔ２１に向かう電流）が流れることになる。このように、信号がカプラの入力端子Ｔ１１に入力され出力端子Ｔ１２から出力されると、当該信号の一部に相当する信号がカップリング端子Ｔ２１から出力される。

　カプラ１は、例えばパワーアンプ（ＰＡ）の出力モニタ用に使用される。この場合、カプラ１の入力端子Ｔ１１がパワーアンプの出力端子に接続され、カプラ１のカップリング端子Ｔ２１がＡＧＣ検波回路を介してパワーアンプの入力端子に接続される。これにより、パワーアンプから出力された信号の一部に相当する信号が、カプラ１のカップリング端子Ｔ２１からＡＧＣ検波回路を介してパワーアンプの入力端子に、フィードバック信号として供給されることになる。パワーアンプでは、このフィードバック信号に基づいて出力制御を行うことにより、出力利得を一定に維持することが可能になる。

　また、例えば無線通信機器のアンテナチューナーの制御用として、カプラ１を使用することも可能である。この場合、カプラ１の入力端子Ｔ１１がアンテナの出力端子に接続され、カプラ１のカップリング端子Ｔ２１がアンテナスイッチに接続される。これにより、アンテナから出力された信号の一部に相当する信号が、カプラ１のカップリング端子Ｔ２１からアンテナスイッチに、フィードバック信号として供給されることになる。アンテナチューナーでは、このフィードバック信号に基づいて出力制御を行うことにより、出力利得を一定に維持することが可能になる。カプラ１は、アッテネーターとしての薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３を備えていることから、アンテナから出力される信号が広帯域信号である場合においても、インピーダンス変動に対して高い安定性をもって動作できる。

　次に、以上説明したカプラ１の具体的な構造について、第１乃至第４の実施の形態を挙げて説明する。
（第１の実施の形態）

　図２は、本発明の第１の実施の形態によるカプラ１Ａの平面図である。また、図３は図２のＡ－Ａ'部分におけるカプラ１Ａの垂直断面図であり、図４は図２に示した領域Ｂの拡大図であり、図５は図４のＣ－Ｃ'部分におけるカプラ１Ａの垂直断面図であり、図６は図２のＤ－Ｄ'部分におけるカプラ１Ａの垂直断面図である。

　まず図３に示すように、カプラ１Ａは、基板Ｋ１の表面の全面に平坦化膜Ｈ０及び絶縁膜Ｈ０１がこの順で積層され、その上面に、図１に示した各構成が形成されている構造を有している。なお、本発明では、基板Ｋ１、平坦化膜Ｈ０、及び絶縁膜Ｈ０１をまとめて「基板」と称する場合がある。これから説明する各構成はいずれも、絶縁膜Ｈ０１の上方に形成される。

　カプラ１Ａの平面的な構造について、図２を参照しながら説明する。以下では、図２にも示すように、長方形である基板Ｋ１の長辺方向をｘ方向、短辺方向をｙ方向と称する。

　入力端子Ｔ１１及び出力端子Ｔ１２は、基板Ｋ１の一方の長辺の一方の角及び他方の角にそれぞれ配置される。入力端子Ｔ１１及び出力端子Ｔ１２の間には、グランド端子Ｔ１３が配置される。また、カップリング端子Ｔ２１及びアイソレーション端子Ｔ２２は、基板Ｋ１の他方の長辺の一方の角及び他方の角にそれぞれ配置される。カップリング端子Ｔ２１及びアイソレーション端子Ｔ２２の間には、グランド端子Ｔ２３が配置される。

　絶縁膜Ｈ０１（図３）の上面には、それぞれ導体膜である配線パターンＬ１１，Ｌ２１～Ｌ２５と、それぞれ抵抗膜である薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３とが形成される。

　配線パターンＬ１１は上述した主線路を構成しており、グランド端子Ｔ１３を避けるために基板Ｋ１の中央に向かって湾曲しつつ、入力端子Ｔ１１と出力端子Ｔ１２とを接続するように配置される。配線パターンＬ１１は、基板Ｋ１の中央付近にｘ方向に延伸する直線部分を有している。この直線部分は、図１に示した第１線路Ｌ１を構成する。

　配線パターンＬ２１～Ｌ２５及び薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３は、上述した副線路を構成する。具体的には、まず配線パターンＬ２１は、配線パターンＬ１１の直線部分（第１線路Ｌ１）と平行に設けられた直線部分Ｌ２１ａと、直線部分Ｌ２１ａの一端（カップリング端子Ｔ２１寄りの端部）から、カップリング端子Ｔ２１に向かってカーブしつつ最終的にｙ方向に延伸する第１の部分Ｌ２１ｂと、第１の部分Ｌ２１ｂの先端からグランド端子Ｔ２３に向かってｘ方向に延伸しつつ、途中で基板Ｋ１の外側に向かう方向にカーブして最終的にｙ方向に延伸する第２の部分Ｌ２１ｃと、直線部分Ｌ２１ａの他端（アイソレーション端子Ｔ２２寄りの端部）から、アイソレーション端子Ｔ２２に向かってカーブしつつ最終的にｙ方向に延伸する第３の部分Ｌ２１ｄと、第３の部分Ｌ２１ｄの先端からグランド端子Ｔ２３に向かってｘ方向に延伸しつつ、途中で基板Ｋ１の外側に向かう方向にカーブして最終的にｙ方向に延伸する第４の部分Ｌ２１ｅとを有して構成される。直線部分Ｌ２１ａは図１に示した第２線路Ｌ２を構成し、配線パターンＬ１１の直線部分と電磁気的に結合する。第２及び第４の部分Ｌ２１ｃ，Ｌ２１ｅそれぞれの先端は、配線パターンＬ２１の両端を構成する。第１の部分Ｌ２１ｂの先端（第２の部分Ｌ２１ｃとの接続端）は、薄膜抵抗パターンＲ１１を介して、カップリング端子Ｔ２１と電気的に接続される。第３の部分Ｌ２１ｄの先端（第４の部分Ｌ２１ｅとの接続端）は、薄膜抵抗パターンＲ２１を介して、アイソレーション端子Ｔ２２と電気的に接続される。

　配線パターンＬ２２は、グランド端子Ｔ２３の下側をくぐってｘ方向に延設される直線状のパターンである。配線パターンＬ２２の一端（カップリング端子Ｔ２１寄りの端部）は、抵抗膜Ｒ１２を介して配線パターンＬ２１の第２の部分Ｌ２１ｃの先端と電気的に接続される。配線パターンＬ２２の他端（アイソレーション端子Ｔ２２寄りの端部）は、抵抗膜Ｒ２２を介して配線パターンＬ２１の第４の部分Ｌ２１ｅの先端と電気的に接続される。

　配線パターンＬ２３は、グランド端子Ｔ２３の下側をくぐって配線パターンＬ２２と平行に、かつ、配線パターンＬ２３に比べて基板Ｋ１の縁に近い位置に延設される直線状のパターンである。配線パターンＬ２２の長さは、配線パターンＬ２３に比べて若干短くなるように設定される。配線パターンＬ２４は、一端がカップリング端子Ｔ２１に接続され、他端が配線パターンＬ２３の一端と対向するように配置された直線状のパターンである。配線パターンＬ２４の他端と、配線パターンＬ２３の一端とは、薄膜抵抗パターンＲ１３を介して電気的に接続される。配線パターンＬ２５は、一端がアイソレーション端子Ｔ２２に接続され、他端が配線パターンＬ２３の他端と対向するように配置された直線状のパターンである。配線パターンＬ２５の他端と、配線パターンＬ２３の他端とは、薄膜抵抗パターンＲ２３を介して電気的に接続される。

　次に、カプラ１Ａの立体的な構造について、図３を参照しながら説明する。以下では図３に示した部分に着目して説明するが、他の部分も同様の構造を有している。

　上述したように、基板Ｋ１の表面の全面には、平坦化膜Ｈ０及び絶縁膜Ｈ０１がこの順で積層される。基板Ｋ１としては、アルミナ基板、ガラス基板、フェライト基板、窒化アルミ基板などの各種基板の中から１つを選択して用いることが好適である。平坦化膜Ｈ０としては、アルミナ膜又はシリカ膜を用いることが好適である。平坦化膜Ｈ０をアルミナ膜によって構成する場合、スパッタリング法などによって基板Ｋ１の表面にアルミナ膜を成膜し、その後ＣＭＰ(Chemical Mechanical Polishing)を行うことによってこのアルミナ膜の表面を平坦化することで、アルミナ膜である平坦化膜Ｈ０が得られる。平坦化膜Ｈ０をシリカ膜によって構成する場合には、いわゆるスピンオングラス法によって平坦化膜Ｈ０を構成することが好適である。この場合、平坦化膜Ｈ０の表面を平坦にするためのＣＭＰを行う必要はない。絶縁膜Ｈ０１としては、窒化シリコン膜又はアルミナ膜を用いることが好適である。なお、絶縁膜Ｈ０１は、表面の電気伝導率を十分低い値に保つために設けられるもので、平坦化膜Ｈ０だけでも表面の電気伝導率を十分低い値に保てる場合には、絶縁膜Ｈ０１は不要である。

　薄膜抵抗パターンＲ１３，Ｒ２３は、絶縁膜Ｈ０１の表面に形成された抵抗膜Ｒ１によって構成される。抵抗膜Ｒ１の材料としては、窒化タンタルやニッケルクロム合金などが好適である。また、配線パターンＬ２３～Ｌ２５はそれぞれ、絶縁膜Ｈ０１の表面に形成された導体膜Ｍ１によって構成される。導体膜Ｍ１の材料としては、Ｃｕ，Ａｇ，Ｐｄ，Ａｇ－Ｐｄ，Ｎｉ，Ａｕなどが好適に利用できる。

　ここで、図４及び図５を参照しながら、薄膜抵抗パターンＲ１３（第１の抵抗膜パターン）と、配線パターンＬ２３，Ｌ２４（第１及び第２の配線パターン）それぞれとの接続構造について、詳しく説明する。以下では、薄膜抵抗パターンＲ１３及び配線パターンＬ２３，Ｌ２４に着目して説明するが、他の薄膜抵抗パターンと他の配線パターンの接続についても同様の構造によって実現される。

　図４に示すように、薄膜抵抗パターンＲ１３は、ｘ方向の一方端部Ｒ１３ａ（一方端面から長さＸ１の部分。第１の端部）で配線パターンＬ２３と接続し、ｘ方向の他方端部Ｒ１３ｂ（他方端面から長さＸ２の部分。第２の端部）で配線パターンＬ２４と接続するよう構成される。薄膜抵抗パターンＲ１３の配線幅Ｗ１は、配線パターンＬ２３，Ｌ２４の配線幅Ｗ２より小さい値に設定される。

　一方端部Ｒ１３ａは、図５に示すように、配線パターンＬ２３と基板（絶縁膜Ｈ０１）との間に嵌入するように配置される。これにより、一方端部Ｒ１３ａの上面、端面（ｘ方向側面）、及び幅方向の両側面（ｙ方向両側面）はそれぞれ、配線パターンＬ２３に接触している。同様に、他方端部Ｒ１３ｂは、配線パターンＬ２４と基板（絶縁膜Ｈ０１）との間に嵌入するように配置される。これにより、一方端部Ｒ１３ｂの上面、端面（ｘ方向側面）、及び幅方向の両側面（ｙ方向両側面）はそれぞれ、配線パターンＬ２４に接触している。

　一方端部Ｒ１３ａ及び他方端部Ｒ１３ｂそれぞれのｘ方向の長さＸ１，Ｘ２の具体的な値は、配線パターンＬ２３，Ｌ２４の延長に比べて十分小さな値に設定される。薄膜抵抗パターンＲ１３以外の薄膜抵抗パターンについても同様であることから、図３にも示すように、導体膜Ｍ１の下面のほとんどの部分は、抵抗膜Ｒ１によって覆われておらず、絶縁膜Ｈ０１と直接接している。

　薄膜抵抗パターンＲ１３の上面のうち、配線パターンＬ２３，Ｌ２４に接している部分以外の部分は、図４及び図５に示すように、絶縁膜Ｈ１で覆われている。絶縁膜Ｈ１は、製造工程において抵抗膜Ｒ１が酸化することを防止するための膜であり、絶縁膜Ｈ０１と同様、窒化シリコン膜又はアルミナ膜を用いることが好ましい。なお、本実施の形態では、図６に示すように、絶縁膜Ｈ１は各薄膜抵抗パターン（抵抗膜Ｒ１）の幅方向の側面には設けられていない。

　図３に戻る。導体膜Ｍ１の膜厚は、抵抗膜Ｒ１の膜厚と絶縁膜Ｈ１の膜厚の合計値より大きな値に設定される。したがって、図３に示すように、絶縁膜Ｈ１の上面は、導体膜Ｍ１の上面より低い位置に位置している。

　絶縁膜Ｈ１及び導体膜Ｍ１の上層には、保護膜Ｉ１が形成される。この保護膜Ｉ１は、図６に示すように、各薄膜抵抗パターン（抵抗膜Ｒ１）の幅方向の側面も覆っている。保護膜Ｉ１は、被覆する各構成を保護するためのもので、窒化シリコン、酸化アルミニウム、二酸化シリコンなどの無機系絶縁体、又は、ポリイミド、エポキシ樹脂などの有機系絶縁体により構成される。

　保護膜Ｉ１には、図３に示すように、各端子と対応する位置にコンタクトホールＣＨが設けられる。コンタクトホールＣＨの底面には、導体膜Ｍ１が露出する。コンタクトホールＣＨの内部には導体膜Ｍ２が埋め込まれており、この導体膜Ｍ２は下面で導体膜Ｍ１と接触している。導体膜Ｍ２の具体的な構成材料は導体膜Ｍ１と同じでよい。導体膜Ｍ２は、コンタクトホールＣＨの上端よりも高い位置まで成膜されており、コンタクトホールＣＨの上端よりも高い部分の平面的な広がりがコンタクトホールＣＨの断面積よりも広くなるよう構成される。導体膜Ｍ２のうち、コンタクトホールＣＨの外側に出た部分の表面は、メッキ膜Ｍ３で覆われている。メッキ膜Ｍ３として具体的には、Ｎｉ／Ａｕメッキ又はＮｉ／Ｓｎメッキを好適に用いることができる。導体膜Ｍ２とメッキ膜Ｍ３により、図３に示すように、カップリング端子Ｔ２１、アイソレーション端子Ｔ２２、及びグランド端子Ｔ２３のそれぞれが構成される。

　以下、以上説明したカプラ１Ａの構造について、別の観点から再度説明する。

　図２に示すように、配線パターンＬ１１（主線路）は入力端子Ｔ１１と出力端子Ｔ１２に接続され、第２線路Ｌ２と同一面内で対向して配置される。これにより、配線パターンＬ１１は、第２線路Ｌ２と電磁気的な結合をする部位となる。第２線路Ｌ２は、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３を介して、カップリング端子Ｔ２１、アイソレーション端子Ｔ２２、グランド端子Ｔ２３に繋がっている。

　図３に示すように、基板Ｋ１上には、平坦化膜Ｈ０、絶縁膜Ｈ０１が形成される。絶縁膜Ｈ０１は、十分な絶縁が取れる場合には不要である。薄膜抵抗パターンＲ１３、Ｒ２３は絶縁膜Ｈ０１上に形成される。また、薄膜抵抗パターンＲ１３、Ｒ２３の導体膜Ｍ１（配線層）との接続部分以外のみを覆うように絶縁膜Ｈ１が形成され、絶縁膜Ｈ１で覆われていない薄膜抵抗パターンＲ１３、Ｒ２３の上には導体膜Ｍ１が形成される。導体膜Ｍ１及び絶縁膜Ｈ１の上には、保護膜Ｉ１が形成される。端子Ｔ２１，Ｔ２２，Ｔ２３は導体膜Ｍ１と導体膜Ｍ２（端子）の積層体により形成される。端子Ｔ２１，Ｔ２２，Ｔ２３の表面にはメッキ膜Ｍ３が形成されている。

　図４及び図５に示すように、薄膜抵抗パターンＲ１３の幅Ｗ１は導体膜Ｍ１の幅Ｗ２より狭く、かつ、薄膜抵抗パターンＲ１３は左右の側端部及び上面部の長さＸ１及びＸ２の領域（端部Ｒ１３ａ，Ｒ１３ｂ）で導体膜Ｍ１に覆われて接続されている。この接続部分を除いた薄膜抵抗パターンＲ１３の上層部のみ絶縁膜Ｈ１で覆われている。

　次に、本実施の形態によるカプラ１Ａによって奏される効果について説明するが、説明に先立ち、本発明の背景技術によるカプラについて簡単に説明し、その後、この背景技術にかかるカプラと比較しながら、カプラ１Ａによって奏される効果を説明する。

　図１８は、本発明の背景技術によるカプラ１００の平面図である。また、図１９は図１８のＡ－Ａ'部分におけるカプラ１００の垂直断面図であり、図２０は図１８に示した領域Ｂの拡大図であり、図２１は図２０のＣ－Ｃ'部分におけるカプラ１Ａの垂直断面図である。これらの図と図２～図５とを比較すると理解されるように、カプラ１００は、導体膜Ｍ１の下面全体が抵抗膜Ｒ１によって覆われている点、絶縁膜Ｈ１が設けられていない点、及び、各薄膜抵抗パターンの配線幅が各配線パターンの配線幅に等しい点で、第１の実施の形態によるカプラ１Ａと相違する。

　カプラ１００の構成について、より詳しく説明する。カプラ１００では、配線パターンＬ１１（主線路）が入力端子Ｔ１１と出力端子Ｔ１２に接続され、第２線路Ｌ２と同一面内で対向して配置される。これにより、配線パターンＬ１１は、第２線路Ｌ２と電磁気的な結合をする部位となる。第２線路Ｌ２は薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３を介して、カップリング端子Ｔ２１、アイソレーション端子Ｔ２２、グランド端子Ｔ２３に繋がっている。これにより、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３はアッテネーターとして機能する。

　カプラ１００における抵抗膜Ｒ１は、配線パターンＬ１１（主線路）及び配線パターンＬ２１～Ｌ２５（副線路の一部）の下面の全体にわたって一体に形成されている。カプラ１００における薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３はそれぞれ、抵抗膜Ｒ１の一部分である。

　カプラ１００においても、基板Ｋ１上の全面に、平坦化膜Ｈ０及び絶縁膜Ｈ０１が形成される。抵抗膜Ｒ１は絶縁膜Ｈ０１上に形成され、絶縁膜Ｈ０１の上には導体膜Ｍ１（配線層）が形成される。導体膜Ｍ１の上には保護膜Ｉ１が形成される。端子Ｔ２１，Ｔ２２，Ｔ２３は導体膜Ｍ１と導体膜Ｍ２の積層体により形成される。端子Ｔ２１，Ｔ２２，Ｔ２３の表面にはメッキ膜Ｍ３が形成される。

　さて、本実施の形態によるカプラ１Ａによって奏される効果について説明する。カプラ１Ａによれば、導体膜Ｍ１の下面に抵抗膜Ｒ１によって覆われていない部分があることから、導体膜Ｍ１の下面の全体が抵抗膜Ｒ１で覆われているカプラ１００に比べ、表皮効果によって抵抗膜Ｒ１に電流が流れることによる影響を抑えることが可能になる。したがって、カプラ１Ａにおける電流信号の減衰量は、カプラ１００における電流信号の減衰量に比べ、周波数による違いが低減されたものとなっている。

　別の言い方をすると、カプラ１００では、抵抗膜Ｒ１が導体膜Ｍ１の下部の全面に存在しており、導体膜Ｍ１の下部全面と接しているため、特に高周波領域において、導体膜Ｍ１を流れる電流の一部が、表皮効果によりその下にある抵抗膜Ｒ１にも流れることになる。これは、高周波ロスを発生させる原因となる。これに対して、第１の実施の形態のカプラ１Ａでは、抵抗膜Ｒ１と導体膜Ｍ１とが、各薄膜抵抗パターンと導体膜Ｍ１の接続部分以外では絶縁膜Ｈ１によって完全に分離され、互いに絶縁されているために、上記のような高周波ロスを抑制することができる。

　また、カプラ１Ａでは、各薄膜抵抗パターンの端部が、上面、端面、及び幅方向の各側面で導体膜Ｍ１と接触するので、端面のみでこれらが接触する従来例（例えば特許文献３の図５）に比べ、導体膜Ｍ１と抵抗膜Ｒ１の接触抵抗を抑えることが可能になる。

　その他、カプラ１Ａでは、カプラ１００とは異なり各薄膜抵抗パターンの上面を絶縁膜Ｈ１で覆っているので、製造工程における抵抗膜Ｒ１の酸化による劣化を防止できる。したがって、抵抗膜Ｒ１の抵抗値の基板面内の場所によるばらつきを小さくすることが可能になる。

　なお、抵抗膜Ｒ１の酸化防止には、絶縁膜Ｈ０１及び絶縁膜Ｈ１を窒化シリコン膜又はアルミナ膜で形成していることも寄与している。すなわち、窒化シリコン膜又はアルミナ膜のような無機材料は抵抗膜Ｒ１との反応性が小さいため、絶縁膜Ｈ０１及び絶縁膜Ｈ１を窒化シリコン膜又はアルミナ膜で形成することで、抵抗膜Ｒ１の酸化が抑制される。

　絶縁膜Ｈ１は、放熱効果やＥＳＤ耐性の向上効果も有している。このうち後者に関して、ＥＳＤ耐性が向上するということは、静電気が入力されることによって抵抗膜Ｒ１の劣化が進行してしまうことを防止する効果が得られるということである。したがって、この点からも、カプラ１Ａによれば、抵抗膜Ｒ１の抵抗値の基板面内の場所によるばらつきを小さくすることが可能になると言える。

　また、カプラ１Ａでは、抵抗膜Ｒ１（薄膜抵抗パターン）の配線幅が、導体膜Ｍ１（配線パターン）の配線幅より小さい値に設定されていることから、製造工程でこれらの相対的な位置が幅方向に多少ずれたとしても、抵抗膜Ｒ１と導体膜Ｍ１の接触面積を一定値に維持することが可能になる。
（第２の実施の形態）

　図７は、本発明の第２の実施の形態によるカプラ１Ｂの平面図である。また、図８は図７のＡ－Ａ'部分におけるカプラ１Ｂの垂直断面図であり、図９は図７のＤ－Ｄ'部分におけるカプラ１Ｂの垂直断面図である。

　本実施の形態によるカプラ１Ｂは、絶縁膜Ｈ１が抵抗膜Ｒ１の上面だけでなく幅方向（対応する２つの配線パターンの端面が対向する方向と垂直な方向）の側面も覆っている点、及び、絶縁膜Ｈ１が導体膜Ｍ１と抵抗膜Ｒ１の間にも延設されている点で、第１の実施の形態によるカプラ１Ａと相違する。これら以外の点では第１の実施の形態によるカプラ１Ａと同様であるので、以下、相違点に着目して詳しく説明する。

　図６と図９とを比較すると、カプラ１Ａでは絶縁膜Ｈ１が抵抗膜Ｒ１の上面のみを覆い、側面（幅方向の側面）は覆っていないのに対し、カプラ１Ｂでは絶縁膜Ｈ１が抵抗膜Ｒ１の上面のみならず側面（幅方向の側面）をも覆っていることが理解される。このように、本実施の形態では、絶縁膜Ｈ１によって抵抗膜Ｒ１の上面だけでなく幅方向の側面も覆っているので、製造工程における抵抗膜Ｒ１の酸化による劣化を、より確実に防止できる。

　また、図７及び図８に示すように、本実施の形態では、絶縁膜Ｈ１が導体膜Ｍ１と抵抗膜Ｒ１の間にも延設されている。これにより、カプラ１Ｂの製造工程を、導体膜Ｍ１となる導電性材料の成膜を行う前に絶縁膜Ｈ１のパターニングを行うように構成することが可能になる。つまり、設計上、導体膜Ｍ１と抵抗膜Ｒ１の間にも延設されるように絶縁膜Ｈ１の長さを設計しておくことで、仮に絶縁膜Ｈ１のパターンと配線パターンとの間に位置ずれが発生したとしても、導電性材料のパターニング後に、抵抗膜Ｒ１が露出してしまうことのないようにすることができる。したがって、上記のような製造の順序を採用することが可能になる。

　なお、以上のように絶縁膜Ｈ１の長さを設計するとしても、各薄膜抵抗パターンの端部の上面（導体膜Ｍ１と接触させる部分）が絶縁膜Ｈ１で覆われてしまうことのないように設計する必要がある。薄膜抵抗パターンの上面及び幅方向の側面の全体が絶縁膜Ｈ１で覆われてしまうと、導体膜Ｍ１と抵抗膜Ｒ１の接触抵抗を抑えることが不可能になるからである。

　以上説明したように、本実施の形態によるカプラ１Ｂによれば、各薄膜抵抗パターンと導体膜Ｍ１との接続部分を除き、各薄膜抵抗パターンの上面に加えて側面にも絶縁膜Ｈ１がある構造を有していることから、第１の実施の形態によるカプラ１Ａによって奏される効果に加えてさらに、抵抗膜Ｒ１が絶縁膜Ｈ１の形成直後に酸化してしまうことを、より確実に防止できる。これにより、抵抗膜Ｒ１の抵抗値の基板面内の場所によるばらつきを小さくすることが可能になる。

　また、カプラ１Ｂによれば、導体膜Ｍ１となる導電性材料の成膜を行う前に絶縁膜Ｈ１のパターニングを行うように、製造工程を構成することが可能になる。
（第３の実施の形態）

　図１０は、本発明の第３の実施の形態によるカプラ１Ｃの平面図である。また、図１１は図１０のＡ－Ａ'部分におけるカプラ１Ｃの垂直断面図であり、図１２は図１０に示した領域Ｂの拡大図であり、図１３は図１２のＣ－Ｃ'部分におけるカプラ１Ｃの垂直断面図である。

　本実施の形態によるカプラ１Ｃは、絶縁膜Ｈ１が導体膜Ｍ１の下面を広く覆っている点で、第２の実施の形態によるカプラ１Ｂと相違する。これ以外の点では第２の実施の形態によるカプラ１Ｂと同様であるので、以下、相違点に着目して詳しく説明する。

　後ほどカプラ１Ｃの製造工程を説明するので詳しくはそちらで説明するが、本実施の形態による絶縁膜Ｈ１は、各薄膜抵抗パターンを形成した後、全面に絶縁膜材料を成膜し、この絶縁膜材料に複数のスルーホールを設けることによって形成される。この複数のスルーホールは、図１０に示したスルーホールＨ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２であり、それぞれ各薄膜抵抗パターンの端部（導体膜Ｍ１と接触させる端部）を露出させる位置に形成されている。各薄膜抵抗パターンの端部と、対応する配線パターンとは、これらスルーホールの内部で接触する。

　図１２及び図１３を参照しながら、薄膜抵抗パターンＲ１３（第１の抵抗膜パターン）の両端に対応するスルーホールＨ１３２，Ｈ１３１（第１及び第２のスルーホール）を例に、本実施の形態による絶縁膜Ｈ１の構造について詳しく説明する。以下では言及しないが、他のスルーホールに関する絶縁膜Ｈ１の構造も同様である。

　図１２及び図１３に示すように、スルーホールＨ１３２，Ｈ１３１はそれぞれ、薄膜抵抗パターンＲ１３のｘ方向の一方端部Ｒ１３ａ（第１の端部）及び他方端部Ｒ１３ｂ（第２の端部）を露出させる位置に構成される。また、絶縁膜Ｈ１上には、第１及び第２の実施の形態と同様、配線パターンＬ２３，Ｌ２４を構成する導体膜Ｍ１が形成される。配線パターンＬ２３を構成する導体膜Ｍ１はスルーホールＨ１３２の内部にも形成されており、したがって、スルーホールＨ１３２内で薄膜抵抗パターンＲ１３の一方端部Ｒ１３ａと接触している。同様に、配線パターンＬ２４を構成する導体膜Ｍ１はスルーホールＨ１３１の内部にも形成されており、したがって、スルーホールＨ１３１内で薄膜抵抗パターンＲ１３の他方端部Ｒ１３ｂと接触している。

　スルーホールＨ１３２，Ｈ１３１の大きさ及び形成位置は、それぞれ一方端部Ｒ１３ａ及び他方端部Ｒ１３ｂの上面がある程度露出するように設定される。特に、スルーホールＨ１３２，Ｈ１３１それぞれのｙ方向の幅（薄膜抵抗パターンＲ１３の幅方向の幅）Ｗ４は、薄膜抵抗パターンＲ１３の配線幅Ｗ３より広く、かつ配線パターンＬ２３，Ｌ２４の配線幅Ｗ２より狭くなるよう構成される。これにより、薄膜抵抗パターンＲ１３の各端部は、上面、端面、及び幅方向の各側面で、対応する導体膜Ｍ１に接触している。

　以上のように構成したことにより、本実施の形態によるカプラ１Ｃにおいても、導体膜Ｍ１下面の全面が抵抗膜Ｒ１で覆われているカプラ１００（図１４～図１７）に比べ、周波数による減衰量の違いを低減することが可能になる。また、抵抗膜Ｒ１（薄膜抵抗パターン）の端部が、上面、端面、及び幅方向の各側面で導体膜Ｍ１と接触するので、端面のみでこれらが接触する従来例に比べ、導体膜Ｍ１と抵抗膜Ｒ１の接触抵抗を抑えることが可能になる。

　また、本実施の形態によるカプラ１Ｃによれば、第２の実施の形態と同様、抵抗膜Ｒ１が絶縁膜Ｈ１の形成直後に酸化してしまうことを防止できる。したがって、抵抗膜Ｒ１の抵抗値の基板面内でのばらつきを小さくすることが可能になる。

　また、カプラ１００では導体膜Ｍ１の下部全面に抵抗膜Ｒ１が接しているのに対し、本実施の形態によるカプラ１Ｃでは、抵抗膜Ｒ１（薄膜抵抗パターン）の幅Ｗ３よりスルーホールの開口幅Ｗ４が大きく形成されているので、抵抗値を大きく決定付ける要素の一つである抵抗膜Ｒ１の幅Ｗ３を、各薄膜抵抗パターンの始点と終点の間のみに限定することができる。したがって、カプラ１Ｃによれば、導体膜Ｍ１と抵抗膜Ｒ１の接触抵抗の抵抗値の基板面内でのばらつきを小さくすることが可能になる。

　さらに、本実施の形態によるカプラ１Ｃでは、絶縁膜Ｈ１を薄膜絶縁膜を用いて形成しているので、抵抗値を大きく決定付ける要素の一つである薄膜抵抗パターンの始点と終点のスルーホール間の距離のパターニング精度が、絶縁膜Ｈ１を厚膜絶縁膜で形成する場合と比較して向上している。したがって、抵抗膜Ｒ１の抵抗値の基板面内でのばらつきを、厚膜絶縁膜で形成する場合と比較して小さくできる。さらに、各スルーホール内における直流抵抗成分や、寄生インダクタンスによる高周波ロスの発生を小さくすることができる。

　また、絶縁膜Ｈ１が導体膜Ｍ１の下に広く形成されているので、薄膜抵抗パターンを覆う絶縁膜Ｈ１と、抵抗膜Ｒ１の下側に形成された絶縁膜Ｈ０１との接触する面積が増大する。したがって、これらの間の密着性が第２の実施の形態によるカプラ１Ｂと比較してよくなり、絶縁膜Ｈ１の剥がれが抑制される。

　次に、本実施の形態によるカプラ１Ｃの製造工程について説明する。

　図１４及び図１５は、カプラ１Ｃの製造工程を示すフローチャートである。同図に示すように、カプラ１Ｃを製造する際には、まず初めにスパッタにより、基板Ｋ１上にアルミナ膜を成膜する（ステップＳ１）。そして、このアルミナ膜をＣＭＰによって平坦化することにより、平坦化膜Ｈ０を形成する（ステップＳ２）。その後、全面にアルミナ又は窒化シリコンなどの無機膜を成膜する（ステップＳ３）。これにより、絶縁膜Ｈ０１が形成される。

　次に、抵抗膜Ｒ１（薄膜抵抗パターン）を形成する（ステップＳ４～Ｓ６）。具体的には、まず初めに、抵抗膜Ｒ１の材料となる抵抗膜材料を、スパッタにより全面に成膜する（ステップＳ４）。次いで、抵抗膜材料を覆うように全面にフォトレジストを塗布し、フォトリソグラフィによって、抵抗膜Ｒ１（薄膜抵抗パターン）の形状のレジストパターン（第１のレジストパターン）に成形する（ステップＳ５）。そして、イオンミリングによってフォトレジストで覆われていない部分の抵抗膜材料を除去することにより、すなわち、ステップＳ５で形成したレジストパターンをマスクとして抵抗膜材料をエッチングすることにより、抵抗膜Ｒ１（薄膜抵抗パターン）を形成する（ステップＳ６）。抵抗膜Ｒ１を形成した後には、フォトレジストを剥離（除去）する（ステップＳ７）。

　次に、絶縁膜Ｈ１を形成する（ステップＳ８～Ｓ１０）。具体的には、初めにフォトレジストを塗布し、フォトリソグラフィにより、絶縁膜Ｈ１を形成しない場所（スルーホール部分に相当）のみにフォトレジストを残す（ステップＳ８）。こうして形成されたレジストパターン（第２のレジストパターン）は、各薄膜抵抗パターンの端部のみを覆うパターンとなる。次いで、スパッタにより、ステップＳ８で形成したレジストパターンを覆う絶縁膜材料（アルミナ又は窒化シリコンなど）を成膜し（ステップＳ９）、さらに、フォトレジストを剥離することにより、レジストパターン及び該レジストパターンの上面に形成された絶縁膜材料を除去する（ステップＳ１０）。これにより、図１０に示した位置にスルーホールを有する絶縁膜Ｈ１が形成される。なお、ステップＳ１０の工程は、いわゆる「リフトオフ」に相当する。したがって、ステップＳ８で形成するフォトレジストは、ステップＳ１０においてフォトレジスト及び絶縁膜材料の除去が確実にできるよう、いわゆるバイレイヤーレジストとすることが好ましい。

　次に、逆スパッタを行うことにより、全面をエッチングする（ステップＳ１１）。この逆スパッタの主たる目的は抵抗膜Ｒ１及び絶縁膜Ｈ１の上面の粗度を高める点にあり、この逆スパッタを行うことにより、ここまでの工程で形成した抵抗膜Ｒ１及び絶縁膜Ｈ１と、以降の工程で形成する導体膜Ｍ１との密着性を向上させることができる。

　次に、導体膜Ｍ１（配線パターン）を形成する（ステップＳ１２～Ｓ１５）。具体的には、まず全面にシード電極膜（例えばクロムと銅の積層膜若しくはチタンと銅の積層膜）を成膜する（ステップＳ１２）。次いで、このシード電極膜を覆うように全面にフォトレジストを塗布し、フォトリソグラフィによって、導体膜Ｍ１（配線パターン）を形成しない場所のみにフォトレジストを残す（ステップＳ１３）。これにより、シード電極膜を覆うレジストパターン（第３のレジストパターン）が形成されるので、さらに導電性材料（例えば銅）によるメッキを行う（ステップＳ１４）。こうして形成されるメッキ導体はレジストパターンの間にのみ形成され、レジストパターンの上面には形成されない。メッキの後には、フォトレジストを剥離することにより、レジストパターンを除去する（ステップＳ１４）。これにより、図１０に示した平面形状を有する導体膜Ｍ１（配線パターン）が形成される。導体膜Ｍ１を形成した後には、露出しているシード電極膜（導電性材料によって覆われていない部分）をエッチングにより除去する（ステップＳ１５）。

　次に、保護膜Ｉ１を形成する（ステップＳ１６）。具体的には、全面に感光性ポリイミドを塗布し、フォトリソグラフィによって各端子Ｔ１１～Ｔ１３，Ｔ２１～Ｔ２３の形成領域にコンタクトホールＣＨを形成することにより、ポリイミドからなる保護膜Ｉ１を形成すればよい。

　最後に、端子Ｔ１１～Ｔ１３，Ｔ２１～Ｔ２３を形成する（ステップＳ１７～Ｓ２１）。具体的には、まず導体膜Ｍ２を、導体膜Ｍ１と同様の方法によって形成する（ステップＳ１７～Ｓ２０）。次いで、メッキによってＮｉ／Ａｕを成膜することにより、導体膜Ｍ２の表面にメッキ膜Ｍ３を形成する（ステップＳ２１）。これにより、端子Ｔ１１～Ｔ１３，Ｔ２１～Ｔ２３が形成され、以上で全工程が完了する。

　以上説明したように、本製造方法によれば、図１０～図１３に示したカプラ１Ｃを製造することが可能になる。また、導体膜Ｍ１を形成する前の時点で抵抗膜Ｒ１を絶縁膜Ｈ１で覆っているので、製造工程における抵抗膜Ｒ１の酸化を抑制することが可能になる。したがって、抵抗膜Ｒ１の抵抗値が基板面内の場所によってばらつくことを防止できる。

　なお、ここで説明した製造工程によれば、第２の実施の形態にかかるカプラ１Ｂを製造することも可能である。すなわち、カプラ１Ｃとカプラ１Ｂの違いは、上述したように絶縁膜Ｈ１が導体膜Ｍ１の下面を広く覆っているか否かという点のみであるから、ステップＳ８でフォトレジストを残す部分を広げることで、上記製造工程をカプラ１Ｂの製造に利用することが可能になる。

　また、上述した製造工程のステップＳ１１では、抵抗膜Ｒ１及び絶縁膜Ｈ１の上面の粗度を高めることを目的として逆スパッタを行ったが、抵抗膜Ｒ１の各端部における膜厚が、対応するスルーホールの内壁と接触する位置から端面にかけて徐々に薄くなる程度まで、逆スパッタを行うようにしてもよい。以下、詳しく説明する。

　図１６（ａ）～（ｅ）は、ステップＳ８からステップＳ１５までの工程における、薄膜抵抗パターンＲ１３の一方端部Ｒ１３ａの近傍の様子を示す図である。図１６（ａ）がステップＳ８に、図１６（ｂ）がステップＳ９に、図１６（ｃ）がステップＳ１０に、図１６（ｄ）がステップＳ１１に、図１６（ｅ）がステップＳ１２～Ｓ１５に、それぞれ相当する。ただし、図１６（ｅ）では、シード電極膜の図示を省略している。

　図１６（ａ）に示すように、ステップＳ８で形成するフォトレジストは、フォトレジストＲＧ１，ＲＧ２からなるバイレイヤーレジストである。バイレイヤーレジストを用いる場合、上側のフォトレジストＲＧ２は下側のフォトレジストＲＧ１に比べて面積が大きくなるので、ステップＳ８でスルーホール部分に残るフォトレジストは、同図に示すようにキノコ状のレジストパターンとなる。このようなキノコ状のレジストパターンが形成されている状態で絶縁膜Ｈ１となる絶縁膜材料を成膜する（ステップＳ９）と、抵抗膜Ｒ１の上に形成された部分の膜厚は、図１６（ｂ）に示すように、フォトレジストＲＧ１に近くなるにつれて徐々に薄くなる。これは、スパッタリングターゲットから飛来する原子の行路が、フォトレジストＲＧ２によって遮られることによるものである。

　次にステップＳ９でフォトレジストＲＧ１，ＲＧ２を剥離する（ステップＳ１０）と、図１６（ｃ）に示すように、スルーホールＨ１３２が形成される。スルーホールＨ１３２の内壁は、図示するように、上側に向かって徐々に広くなる漏斗状となる。スルーホールＨ１３２の底面には、薄膜抵抗パターンＲ１３の一方端部Ｒ１３ａが露出する。

　この状態で、抵抗膜Ｒ１及び絶縁膜Ｈ１の上面の粗度を高める程度を超える長時間にわたり、逆スパッタを行う（ステップＳ１１）。すると、図１６（ｄ）に示すように、一方端部Ｒ１３ａにおける薄膜抵抗パターンＲ１３の形状が、スルーホールＨ１３２の内壁と接触する位置（図示した位置Ｒ１３ａ１）から端面（図示した位置Ｒ１３ａ２）にかけて、徐々に薄くなる形状となる。要するにテーパー状になるのであるが、これは、スルーホールＨ１３２の内壁が上述したように漏斗状となっていることによる効果である。その後、図１６（ｅ）に示すように、導体膜Ｍ１の形成を行う（ステップＳ１２～Ｓ１５）。

　このように、本製造方法では、スルーホールＨ１３２の内壁が漏斗状となっていることから、抵抗膜Ｒ１及び絶縁膜Ｈ１の上面の粗度を高める程度を超える長時間にわたって逆スパッタを行うことで、抵抗膜Ｒ１の端部をテーパー状に加工することが可能になる。そして、このようにすることで、導体膜Ｍ１と抵抗膜Ｒ１の接触抵抗をさらに抑えることが可能になる。

　図１７は、図１に示した薄膜抵抗パターンＲ１１～Ｒ１３によって構成されるπ型アッテネーターと同じ回路構成を有するπ型アッテネーターを通過する電流信号の減衰量の周波数による変化を、該π型アッテネーターを本実施の形態によるカプラ１Ｃに示した構造で実現した場合（実施例Ｅｘ１）と、上述した背景技術によるカプラ１００に示した構造で実現した場合（比較例Ｅｘ０）とのそれぞれについて示す図である。同図の縦軸は周波数（ＧＨｚ）であり、縦軸は減衰量（ｄＢ）である。

　実施例Ｅｘ１及び比較例Ｅｘ０にかかるπ型アッテネーターの具体的な材料及び作製方法は、それぞれ次のとおりである。すなわち、まず実施例Ｅｘ１に関しては、基板Ｋ１としてフェライト基板を使用し、平坦化膜Ｈ０としてアルミナをスパッタリング法で成膜した。平坦化膜Ｈ０の表面は、ＣＭＰで平坦化した。抵抗膜Ｒ１としては５０Ω／ｓｑのニッケルクロム合金をスパッタリング法で成膜した。抵抗膜Ｒ１のパターニングは、フォトリソグラフィ法でレジストパターンを作製し、このレジストパターンに覆われている部分以外の抵抗膜Ｒ１をイオンミリングにて除去することにより行った。その後、フォトリソグラフィ法でレジストパターンを作製した上で、絶縁膜Ｈ１としてのアルミナ膜を成膜し、リフトオフ法にてスルーホールを形成した。導体膜Ｍ１としては、銅をメッキにて形成した。保護膜Ｉ１は、感光性ポリイミドをフォトリソグラフィ法でパターニングすることにより形成した。導体膜Ｍ２としては、銅をメッキにて形成し、その表面にＮｉ／Ａｕ合金をメッキにて形成した。

　一方、比較例Ｅｘ０に関しては、基板Ｋ１としてフェライト基板を使用し、平坦化膜Ｈ０としてアルミナをスパッタリング法で成膜した。平坦化膜Ｈ０の表面は、ＣＭＰで平坦化した。抵抗膜Ｒ１としては５０Ω／ｓｑのニッケルクロム合金をスパッタリング法で成膜した。導体膜Ｍ１としては、銅をメッキにて形成した。保護膜Ｉ１は、感光性ポリイミドをフォトリソグラフィ法でパターニングすることにより形成した。端子Ｍ２としては、銅をメッキにて形成し、その表面にＮｉ／Ａｕ合金をメッキにて形成した。

　図１７に示すように、１．０２５ＧＨｚの周波数では、実施例Ｅｘ１及び比較例Ｅｘ０ともに、減衰量は１８．６８ｄＢとなっていた（図１７のポイントｍ３）。一方、１０．０ＧＨｚの周波数では、比較例Ｅｘ０での減衰量が１７．３９ｄＢである（図１７のポイントｍ１）のに対し、実施例Ｅｘ１での減衰量は１７．５６ｄＢとなっている（図１７のポイントｍ２）。つまり、比較例Ｅｘ０では１．２９ｄＢであった１．０２５ＧＨｚと１０．０ＧＨｚとでの減衰量の差が、実施例Ｅｘ１では１．１２ｄＢの差に留まっており、比較例Ｅｘ０に対して周波数による減衰量の違いが低減されていることが理解される。

　以上、本発明の好ましい実施の形態について説明したが、本発明は上記の各実施の形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、本発明のカプラは、カプラ以外の薄膜コンデンサ、フィルタ等の他の電子部品に適用可能である。さらに、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

　例えば、第２の実施の形態によるカプラ１Ｂ及び第３の実施の形態によるカプラ１Ｃに関しては、絶縁膜Ｈ１、絶縁膜Ｈ０１、及び基板Ｋ１を、同じ材料により構成することとしてもよい。こうすることで、これらの間の密着性を高めることが可能になる。

　以下、本発明についての補足的な説明を行う。

　まず、本発明の課題に関し、特許文献３では、抵抗素子として機能する部分以外の主線路および副線路を形成する導体の直下の全面域に抵抗素子を形成した際に形成された抵抗膜が残る構造となる。その結果、高周波領域においては表皮効果により導体表面を電流が流れやすいため、カプラの主線路および副線路を形成する導体直下の全面に抵抗膜が残る構造では抵抗膜によるロスが発生してしまう。また、近年、移動体通信機器や無線ＬＡＮ機器等の使用周波数帯がますます高くなっている状況では、高周波領域になるに従いアッテネーターの機能における減衰量の変化が大きくなることが問題である。

　また、上記構造の抵抗内蔵カプラでは作製基板面内で抵抗値のばらつきが大きく、アッテネーターの高周波特性に差が生じることも問題である。

　したがって、本発明の目的のひとつは、抵抗素子を用いたアッテネーターを有するカプラにおいて、アッテネーターの高周波特性のばらつきを小さくする点にある。

　図１に示したカプラ１は、第１線路Ｌ１と、第１線路と電磁気的に結合する第２線路Ｌ２とπ型のアッテネーターとして、カップリング端子Ｔ２１側には抵抗Ｒ１１、Ｒ１２、Ｒ１３をアイソレーション端子Ｔ２２側にはＲ２１、Ｒ２２、Ｒ２３とを備えている。第１線路Ｌ１と第２線路Ｌ２との間の電磁気的な結合として、磁気結合Ｍと、容量結合Ｃ１、Ｃ２を図１に図解している。

　このカプラ１においては、第１線路のＬ１の一端が入力端子Ｔ１１に接続され、第１線路Ｌ１の他端が出力端子Ｔ１２に接続されている。また、第２線路Ｌ２の一端が抵抗Ｒ１１を介してカップリング端子Ｔ２１に接続され、第２線路Ｌ２の他端が抵抗Ｒ２１を介してアイソレーション端子Ｔ２２に接続されている。抵抗Ｒ１２、Ｒ１３、Ｒ２２、Ｒ２３の一端はグランド端子Ｔ２３に接続されている。

　上述した線路Ｌ１～Ｌ２の長さは、カプラ１の仕様に応じて異なり、例えば、対象となる伝送信号の１／４波長（λ／４）共振器回路となるよう設定することができる。

　以下に、図１を参照してカプラ１の基本的な動作について説明する。信号は、入力端子Ｔ１１に入力され、出力端子Ｔ１２から出力される。入力端子Ｔ１１に信号が入力されると、第１線路Ｌ１には主電流ＩＭが流れる。主電流ＩＭが第１線路Ｌ１に流れると、磁気結合Ｍに基づく誘導電流ＩＬが第２線路Ｌ２において一方向に向かって流れるとともに、容量結合Ｃ１、Ｃ２に基づく変位電流ＩＣが第２線路Ｌ２において両側に向かって流れる。第２線路Ｌ２を最終的に流れる電流は、磁気結合Ｍに基づく誘導電流ＩＬと、容量結合Ｃ１、Ｃ２に基づく変位電流ＩＣの和となり、その結果、磁気結合による誘導電流の方向と一致した方向性をもつ電流がカップリング端子Ｔ２１に向かって流れることとなる。このように信号がカプラの入力端子Ｔ１１に入力され出力端子Ｔ１２から出力されると、当該信号の一部に相当する信号がカップリング端子Ｔ２１から出力される。

　上記のカプラ１は、例えばパワーアンプ（ＰＡ）の出力モニタ用に使用される。この場合、カプラ１の入力端子Ｔ１１がパワーアンプの出力端子に接続され、カプラ１のカップリング端子Ｔ２１がＡＧＣ検波回路を介してパワーアンプの入力端子に接続される。これにより、パワーアンプから出力された信号がカプラ１の入力端子Ｔ１１に入力されると、この信号の一部に相当する信号がカプラ１のカップリング端子Ｔ２１から出力され、ＡＧＣ検波回路を通じてパワーアンプにフィードバック信号が入力される。この結果、パワーアンプの出力利得が一定に維持、制御される。

　また、上記のカプラ１は、例えば無線通信機器のアンテナチューナーの制御を目的に使用される。この場合、カプラ１の入力端子Ｔ１１がアンテナの出力端子に接続され、カプラ１のカップリング端子Ｔ２１がアンテナスイッチに接続される。これにより、アンテナから出力された信号がカプラ１の入力端子Ｔ１１に入力されると、この信号の一部に相当する信号がカプラ１のカップリング端子Ｔ２１から出力され、アンテナの出力フィードバック信号がアンテナスイッチに入力される。この結果、アンテナの出力利得が一定に維持、制御される。広帯域に使用する場合には、アッテネーターとして抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３があることでインピーダンス変動に対して安定性を保つことができる。

　次に、上記カプラ１の第１の実施の形態であるカプラ１Ａ（図２～図６）について説明する。図２に示すように、カプラ１Ａでは、主線路Ｌ１１が端子Ｔ１１と端子Ｔ１２に接続され、副線路Ｌ２１と同一面内で対向した配置となり、電磁気的な結合をする部位となる。副線路Ｌ２１は薄膜抵抗パターンＲ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３を介して、カップリング端子Ｔ２１、アイソレーション端子Ｔ２２、グランド端子Ｔ２３に繋がっている。

　図３に示すように、基板Ｋ１上には、平坦化膜Ｈ０、絶縁膜Ｈ０１が形成される。絶縁膜Ｈ０１は十分な絶縁が取れる場合には不要である。Ｈ０１上に薄膜抵抗パターンＲ１３、Ｒ２３を形成し、絶縁膜Ｈ１で薄膜抵抗パターンＲ１３、Ｒ２３の導体膜Ｍ１（配線層）との接続部分以外のみを覆うように形成し、絶縁膜Ｈ１で覆われていない薄膜抵抗パターンＲ１３、Ｒ２３の上に導体膜Ｍ１を形成する。導体膜Ｍ１及び絶縁膜Ｈ１の上には保護層Ｉ１を形成する。端子Ｔ２１、Ｔ２２、Ｔ２３は導体膜Ｍ１と端子Ｍ２の積層体により形成される。端子Ｔ２１、Ｔ２２、Ｔ２３の表面にはメッキ膜Ｍ３が形成されている。

　図４に示すように、薄膜抵抗パターンＲ１３の幅Ｗ１は導体膜Ｍ１の幅Ｗ２より狭く、且つ、薄膜抵抗パターンＲ１３は左右の側端部および上面部の長さＸ１およびＸ２の領域で導体膜Ｍ１に覆われて接続されている。この接続部分を除いた薄膜抵抗パターンＲ１３の上層部のみ絶縁膜Ｈ１で覆われている。

　基板Ｋ１については、例えばアルミナ、ガラス、フェライト、窒化アルミなどの基板が使用できる。平坦化膜Ｈ０については例えばアルミナをスパッタリング法等で成膜し、ＣＭＰで平坦化する方法や、スピンオングラス（ＳＯＧ）を使用すればＣＭＰをすることなく平坦化が得られて良い。絶縁膜Ｈ０１については例えば、窒化シリコン膜、アルミナ膜などが好適である。薄膜抵抗パターンＲ１３については例えば、窒化タンタルやニッケルクロム合金などが好適である。導体膜Ｍ１と端子Ｍ２については例えば、Ｃｕ，Ａｇ、Ｐｄ、Ａｇ－Ｐｄ、Ｎｉ、Ａｕ等を使用でき、スパッタリング法、蒸着法、印刷法、フォトリソグラフィ法等の方法により形成される。メッキ膜Ｍ３については例えば、Ｎｉ／ＡｕメッキやＮｉ／Ｓｎメッキが用いられる。保護層Ｉ１としては例えば、窒化シリコン、酸化アルミニウム、二酸化シリコン等の無機系絶縁体のみならず、ポリイミド、エポキシ樹脂等の有機系絶縁体を使用できる。

　次に、上記カプラ１の第２の実施の形態によるカプラ１Ｂ（図７～図９）は、絶縁膜Ｈ１が薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３と導体膜Ｍ１との接続部分を除いた薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の上面部と側面部に形成されている点で、図２等に示したカプラ１Ａと異なっている。

　図６と図９を比べると理解されるように、カプラ１Ａでは絶縁膜Ｈ１が薄膜抵抗パターンＲ２２，Ｒ２３の上にしかないのに対し、カプラ１Ｂは絶縁膜Ｈ１が薄膜抵抗パターンＲ２２，Ｒ２３の上面のみならず側面を覆っている構造を有している。

　次に、上記カプラ１の第３の実施の形態であるカプラ１Ｃ（図１０～図１３）は、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の接続始点と終点が導体膜Ｍ１に絶縁膜Ｈ１を用いて形成されたスルーホールＨ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２を介して接続されている点と、スルーホールＨ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２は薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の幅Ｗ３より大きい開口幅を有する点で、図７等に示したカプラ１Ｂと異なっている。

　カプラ１Ｃの絶縁膜Ｈ１はカプラ１Ｂのそれと異なり、薄膜抵抗パターンＲ１３，Ｒ２３の上とそれ以外の導体膜Ｍ１の下部にも配置されており、薄膜抵抗パターンＲ１３，Ｒ２３と導体膜Ｍ１との接続部分に対応する領域にスルーホールＨ１３１，Ｈ１３２，Ｈ２３１，Ｈ２３２を形成する構造となっている。

　図１２に示すように、薄膜抵抗パターンＲ１３の幅はＷ３であり、薄膜抵抗パターンＲ１３と導体膜Ｍ１との接続部分に絶縁膜Ｈ１で形成されたスルーホールＨ１３１、Ｈ１３２は、薄膜抵抗パターンＲ１３の幅Ｗ３より大きい開口幅を有する構造となっている。

　なお、カプラ１Ｂ，１Ｃにおいては、基板表面と同じ材質で絶縁膜Ｈ０１と絶縁膜Ｈ１を形成することとしてもよい。以下では、このように構成したカプラ１Ｂ，１Ｃを第４の実施の形態と称する。

　本実施の形態（第１～第４の実施の形態）は、以下の効果を有する。

　本発明の背景技術によるカプラ１００（図１８～図２１）では、薄膜抵抗パターンＲ１が導体膜Ｍ１の下部の全面に存在しており、導体膜Ｍ１の下部全面で接している構造のため、高周波領域において、導体膜Ｍ１を流れる電流は表皮効果により、導体膜Ｍ１の下部の薄膜抵抗パターンＲ１にも集中的に流れるようになり、高周波ロスを発生させてしまう。これに対して、本発明の第１の実施の形態によるカプラ１Ａでは、図２～図６に示したように、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３と導体膜Ｍ１とが、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３と導体膜Ｍ１との接続部分以外では絶縁膜Ｈ１によって完全に分離され、互いに絶縁されている。したがって、カプラ１Ａでは、高周波ロスを抑制することができる。また、絶縁膜Ｈ１は薄膜抵抗パターンの酸化等の劣化の保護の他に放熱効果やＥＳＤ耐性の向上による薄膜抵抗パターンの劣化の進行を防ぐ効果がある。

　本発明の背景技術によるカプラ１００（図１８～図２１）が導体膜Ｍ１の下部全面に薄膜抵抗パターンが接している構造を有しているのに対して、本発明の第２の実施の形態によるカプラ１Ｂは、図７～図９に示したように、薄膜抵抗パターンと導体膜Ｍ１との接続部分を除いた薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の上面に加えて側面にも絶縁膜Ｈ１がある構造を有している。したがって、カプラ１Ｂでは、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３が第１の実施の形態より絶縁膜Ｈ１形成直後に酸化などの影響を確実に防ぎやすくなり、薄膜抵抗パターンの抵抗値のばらつきを小さくすることができる。

　本発明の背景技術によるカプラ１００（図１８～図２１）が導体膜Ｍ１の下部全面に薄膜抵抗パターンが接している構造を有しているのに対して、本発明の第３の実施の形態によるカプラ１Ｃは、図１０～図１３に示したように、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の幅Ｗ３よりスルーホールＨ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２の開口幅が大きく形成された構造を有している。したがって、抵抗値を大きく決定付ける要素の一つである薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の幅Ｗ３を薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の始点と終点の間のみに限定することができるため、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の抵抗値のばらつきを小さくすることができる。

　また、絶縁膜Ｈ１に薄膜絶縁膜を用いて形成しているので、抵抗値を大きく決定付ける要素の一つである薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の始点と終点のスルーホール間の距離のパターニング精度が向上し、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３の抵抗値を厚膜絶縁膜と比較して基板面内でのばらつきを小さくできる。さらに、スルーホールＨ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２における直流抵抗成分や寄生インダクタンスの高周波ロスの発生を小さくすることができる。

　さらに、絶縁膜Ｈ１が主線路Ｌ１１及び副線路Ｌ１２の下部にも形成されているので、薄膜抵抗パターンＲ１１～Ｒ１３，Ｒ２１～Ｒ２３を覆う絶縁膜Ｈ１と薄膜抵抗パターンの下部に形成された絶縁膜Ｈ０１との接触面積が増大することから、密着性が第２の実施の形態によるカプラ１Ｂと比較して良くなり、絶縁膜Ｈ１が剥がれることを抑制することができる。

　本発明の背景技術によるカプラ１００（図１８～図２１）が導体膜Ｍ１の下部全面に薄膜抵抗パターンが接している構造を有しているのに対して、本発明の第４の実施の形態によるカプラ１Ｂ，１Ｃでは、基板表面と同じ材質で絶縁膜Ｈ０１と絶縁膜Ｈ１を形成しているので、絶縁膜Ｈ０１、絶縁膜Ｈ１、及び基板表面相互間の密着性を、薄膜抵抗パターンがないときと同等程度とすることができる。また特に絶縁膜Ｈ０１及び絶縁膜Ｈ１をアルミナや窒化シリコンなどの薄膜抵抗パターンと反応性の小さい無機材料で形成することで薄膜抵抗パターンの酸化等による影響を抑え、基板面内での抵抗値ばらつきを小さく抑えることが可能である。

　以下、図１７に関して再度説明する。図１０～図１３に示したカプラ１Ｃの構成において、基板Ｋ１にフェライトを使用し、平坦化膜Ｈ０としてアルミナをスパッタリング法で成膜して、ＣＭＰで平坦化した。薄膜抵抗パターンは５０Ω／ｓｑのニッケルクロム合金をスパッタリング法で成膜後にフォトリソグラフィ法でパターンを作製し、イオンミリングにてパターン部以外を除去して、パターンを形成した。フォトリソグラフィ法でパターンを作製した上で、絶縁膜Ｈ１として、アルミナ膜を成膜し、リフトオフ法にてスルーホールを形成し、導体膜Ｍ１と薄膜抵抗パターンＲ１３、Ｒ２３を接続する。導体膜Ｍ１として、フォトリソグラフィ法でパターンを作製し、銅をメッキにて形成した。保護層Ｉ１は感光性ポリイミドをフォトリソグラフィ法でパターニングして形成した。端子Ｍ２はフォトリソグラフィ法でパターンを作製し、銅をメッキにて形成し、その表面にＮｉ／Ａｕ合金をメッキにて形成した。

　これに対して図１８～図２１に示したカプラ１００の構成において、基板Ｋ１にフェライトを使用し、平坦化膜Ｈ０としてアルミナをスパッタリング法で成膜して、ＣＭＰで平坦化した。薄膜抵抗パターンＲ１は５０Ω／ｓｑのニッケルクロム合金をスパッタリング法で成膜し、導体膜Ｍ１としてフォトリソグラフィ法でパターンを作製し、銅をメッキにて形成した。保護層Ｉ１は感光性ポリイミドをフォトリソグラフィ法でパターニングして形成した。端子Ｍ２はフォトリソグラフィ法でパターンを作製し、銅をメッキにて形成し、その表面にＮｉ／Ａｕ合金をメッキにて形成した。

　図１７は、以上説明したようにして作製したカプラ１Ｃとカプラ１００それぞれの構造に関して、アッテネーターの周波数特性を調べたものである。理想的なアッテネーターは周波数特性を持たずに一定の減衰量を示すものである。比較例Ｅｘ０では１０ＧＨｚで１７．３９ｄＢまで変化してしまい、使用上問題があったが、実施例Ｅｘ１では１０ＧＨｚで１７．５６ｄＢとなり、約０．２ｄＢの改善をすることができた。

　本発明のカプラによれば、アッテネーターの周波数特性を従来品より改善することができる上に、小型薄型化が可能となる。要求されるカプラの諸特性を維持しつつ小型薄型化できるので、特に、小型化が要求される無線通信機器、装置、モジュール、及びシステム、ならびにそれらを備える設備、さらには、それらの製造に広く適用することが可能である。

１，１Ａ～１Ｄ　カプラ
ＣＨ　　　　　　コンタクトホール
Ｈ０　　　　　　平坦化膜
Ｈ０１　　　　　絶縁膜
Ｈ１　　　　　　絶縁膜
Ｈ１１１，Ｈ１１２，Ｈ１２１，Ｈ１２２，Ｈ１３１，Ｈ１３２，Ｈ２１１，Ｈ２１２，Ｈ２２１，Ｈ２２２，Ｈ２３１，Ｈ２３２　スルーホール
Ｉ１　　　　　　保護膜
Ｋ１　　　　　　基板
Ｌ１　　　　　　第１線路
Ｌ１１，Ｌ２１～Ｌ２５　配線パターン
Ｌ２　　　　　　第２線路
Ｍ１，Ｍ２　　　導体膜
Ｍ３　　　　　　メッキ膜
Ｒ１　　　　　　抵抗膜
Ｒ１１～Ｒ１３，Ｒ２１～Ｒ２３　抵抗（薄膜抵抗パターン）
ＲＧ１，ＲＧ２　フォトレジスト
Ｔ１１　　　　　入力端子
Ｔ１２　　　　　出力端子
Ｔ１３，Ｔ２３　グランド端子
Ｔ２１　　　　　カップリング端子
Ｔ２２　　　　　アイソレーション端子

Claims (10)

1. 　基板と、
   　それぞれ前記基板上に設けられた入力端子及び出力端子と、
   　前記基板上に設けられ、一端が前記入力端子に、他端が前記出力端子にそれぞれ接続された主線路と、
   　それぞれ前記基板上に設けられた導体膜及び抵抗膜を含み、前記導体膜の一部で前記主線路と電磁気的に結合する副線路とを備え、
   　前記導体膜は、第１及び第２の配線パターンを有し、
   　前記抵抗膜は、前記第１の配線パターンと前記基板との間に嵌入するように配置された第１の端部と、前記第２の配線パターンと前記基板との間に嵌入するように配置された第２の端部とを含む第１の抵抗膜パターンを有し、
   　前記第１及び第２の端部はそれぞれ、少なくとも上面及び端面で前記導体膜に接触する
   　ことを特徴とするカプラ。
2. 　前記抵抗膜を覆うように形成された絶縁膜をさらに備え、
   　前記絶縁膜は、それぞれ前記第１及び第２の端部を露出させる第１及び第２のスルーホールを有し、
   　前記抵抗膜と前記導体膜とは、前記第１及び第２のスルーホールの内部で互いに接触する
   　ことを特徴とする請求項１に記載のカプラ。
3. 　前記第１の抵抗膜パターンは、前記第１及び第２のスルーホールそれぞれの内壁と接触する位置から、対応する端面にかけて、徐々に膜厚が薄くなるよう構成される
   　ことを特徴とする請求項２に記載のカプラ。
4. 　前記第１の抵抗膜パターンは第１の方向に延伸する直線状のパターンであり、
   　前記第１の抵抗膜の前記第１の方向と直交する第２の方向の幅は、前記第１及び第２のスルーホールそれぞれの前記第２の方向の幅より小さい
   　ことを特徴とする請求項２に記載のカプラ。
5. 　基板と、
   　それぞれ前記基板上に設けられた導体膜及び抵抗膜を含む配線とを備え、
   　前記導体膜は、第１及び第２の配線パターンを有し、
   　前記抵抗膜は、前記第１の配線パターンと前記基板との間に嵌入するように配置された第１の端部と、前記第２の配線パターンと前記基板との間に嵌入するように配置された第２の端部とを含む第１の抵抗膜パターンを有し、
   　前記第１及び第２の端部はそれぞれ、少なくとも上面及び端面で前記導体膜に接触する
   　ことを特徴とする電子部品。
6. 　第１及び第２の端部を含む第１の抵抗膜パターンを有する抵抗膜を形成する工程と、
   　前記抵抗膜を形成した後、前記第１及び第２の端部の上面を除く前記第１の抵抗膜パターンの上面を覆い、かつ、前記第１及び第２の端部を露出させる絶縁膜を形成する工程と、
   　前記絶縁膜を形成した後、それぞれ前記第１及び第２の端部を覆う第１及び第２の配線パターンを有する導体膜を形成する工程と、
   　底面に前記導体膜が露出したコンタクトホールを有する保護膜を成膜する工程と、
   　前記コンタクトホールを介して前記導体膜と接触する端子を形成する工程と
   　を備えることを特徴とする電子部品の製造方法。
7. 　前記絶縁膜を形成する工程は、
   　前記第１及び第２の端部を覆う第２のレジストパターンを形成する工程と、
   　前記第２のレジストパターンを覆う絶縁膜材料を成膜する工程と、
   　前記第２のレジストパターン及び該第２のレジストパターンの上面に形成された前記絶縁膜材料を除去する工程とを有する
   　ことを特徴とする請求項６に記載の電子部品の製造方法。
8. 　前記絶縁膜を形成した後に逆スパッタを行うことにより、露出した前記第１及び第２の端部の一部分を除去する工程
   　をさらに備えることを特徴とする請求項７に記載の電子部品の製造方法。
9. 　前記抵抗膜を形成する工程は、
   　抵抗膜材料を成膜する工程と、
   　前記抵抗膜材料を覆う第１のレジストパターンを形成する工程と、
   　前記第１のレジストパターンをマスクとして前記抵抗膜材料をエッチングする工程と、
   　前記第１のレジストパターンを除去する工程とを有する
   　ことを特徴とする請求項６に記載の電子部品の製造方法。
10. 　前記導体膜を形成する工程は、
    　シード電極膜を成膜する工程と、
    　前記シード電極膜を覆う第３のレジストパターンを形成する工程と、
    　メッキにより、前記第３のレジストパターンの間に導体膜材料を成膜する工程と、
    　前記第３のレジストパターンを除去する工程と、
    　前記シード電極膜のうち前記導体膜材料に覆われていない部分を除去する工程とを有する
    　ことを特徴とする請求項６に記載の電子部品の製造方法。

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