JPH09283707A - 集積半導体装置 - Google Patents
集積半導体装置Info
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- JPH09283707A JPH09283707A JP9233496A JP9233496A JPH09283707A JP H09283707 A JPH09283707 A JP H09283707A JP 9233496 A JP9233496 A JP 9233496A JP 9233496 A JP9233496 A JP 9233496A JP H09283707 A JPH09283707 A JP H09283707A
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- Japan
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- semiconductor device
- integrated semiconductor
- substrate
- voltage
- capacitor
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Abstract
(57)【要約】
【課題】 過電圧および各種サージ入力により，予め設
定した値を超えた入力電圧に対して，これらを吸収する
ことによって，半導体集積回路を保護するバリスタ特性
を併せもつキャパシタを構築した集積半導体装置を提供
する。 【解決手段】 集積半導体装置は，シリコン基板１上
に，第一の電極となる導電体膜５，窒化シリコン（Ｓｉ
3 Ｎ4 ）膜４からなる誘電体層，および第二の電極とな
る導電体膜６を順に重ねて形成して構築したキャパシタ
が，コンデンサとしての機能のほかに見いだされたバリ
スタ特性を利用している。
定した値を超えた入力電圧に対して，これらを吸収する
ことによって，半導体集積回路を保護するバリスタ特性
を併せもつキャパシタを構築した集積半導体装置を提供
する。 【解決手段】 集積半導体装置は，シリコン基板１上
に，第一の電極となる導電体膜５，窒化シリコン（Ｓｉ
3 Ｎ4 ）膜４からなる誘電体層，および第二の電極とな
る導電体膜６を順に重ねて形成して構築したキャパシタ
が，コンデンサとしての機能のほかに見いだされたバリ
スタ特性を利用している。
Description
【０００１】
【発明の属する技術分野】本発明は，キャパシタを備え
た集積半導体装置に関する。
た集積半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路には，同一基板上に電極
用導電体膜および誘電体膜を積層して形成したキャパシ
タが多く使われている。とくに，キャパシタのうちパス
コンは，電源の入力ラインでノイズを除去し，半導体集
積回路の保護に不可欠である。半導体集積回路の高集積
化にともない，キャパシタにはその専有面積の縮小，静
電容量の増大が図られつつある。
用導電体膜および誘電体膜を積層して形成したキャパシ
タが多く使われている。とくに，キャパシタのうちパス
コンは，電源の入力ラインでノイズを除去し，半導体集
積回路の保護に不可欠である。半導体集積回路の高集積
化にともない，キャパシタにはその専有面積の縮小，静
電容量の増大が図られつつある。
【０００３】
【発明が解決しようとする課題】しかしながら，電源ラ
インによる外雷サージ，誘導負荷からのサージ，あるい
は静電気等によるインパルス性サージからの各集積回路
の保護は，パスコンのみでは十分に吸収されず，必要に
応じてチップ型バリスタの付加に依存しているのが現状
である。このことは，高集積化にともなう小型化，組立
の省力化，及び信頼性向上のいずれにおいても障害とな
っている。
インによる外雷サージ，誘導負荷からのサージ，あるい
は静電気等によるインパルス性サージからの各集積回路
の保護は，パスコンのみでは十分に吸収されず，必要に
応じてチップ型バリスタの付加に依存しているのが現状
である。このことは，高集積化にともなう小型化，組立
の省力化，及び信頼性向上のいずれにおいても障害とな
っている。
【０００４】そこで，本発明の技術的課題は，過電圧ま
たは各種サージの侵入による，予め設定した値を超えた
電源電圧に対して，これらを吸収することによって，半
導体集積回路を保護するバリスタ特性を併せ持つキャパ
シタを構築した集積半導体装置を提供することにある。
たは各種サージの侵入による，予め設定した値を超えた
電源電圧に対して，これらを吸収することによって，半
導体集積回路を保護するバリスタ特性を併せ持つキャパ
シタを構築した集積半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に，本発明では，基板上に誘電体膜および導電体膜を積
層して形成したキャパシタを有する集積半導体装置にお
いて，前記キャパシタは，降伏電圧を有する非線形抵抗
特性を少なくとも示すことを特徴としている。
に，本発明では，基板上に誘電体膜および導電体膜を積
層して形成したキャパシタを有する集積半導体装置にお
いて，前記キャパシタは，降伏電圧を有する非線形抵抗
特性を少なくとも示すことを特徴としている。
【０００６】また，本発明の集積半導体装置において，
前記キャパシタは，前記基板上に，前記電極用導電体
膜，前記誘電体膜，及び前記電極用導電体膜をこの順で
積み重ねることによって形成されていることを特徴とし
ている。
前記キャパシタは，前記基板上に，前記電極用導電体
膜，前記誘電体膜，及び前記電極用導電体膜をこの順で
積み重ねることによって形成されていることを特徴とし
ている。
【０００７】また，本発明の集積半導体装置において，
前記基板は，実質的に半導体からなることを特徴として
いる。
前記基板は，実質的に半導体からなることを特徴として
いる。
【０００８】また，本発明のいずれかの集積半導体装置
において，前記誘電体膜は，窒化シリコン（Ｓｉ
3 Ｎ4 ）から実質的になることを特徴としている。
において，前記誘電体膜は，窒化シリコン（Ｓｉ
3 Ｎ4 ）から実質的になることを特徴としている。
【０００９】
【発明の実施の形態】以下に本発明の実施の形態につい
て，図面を参照して説明する。
て，図面を参照して説明する。
【００１０】図１は，本発明の第１の実施の形態に係る
集積半導体装置の要部を示す部分断面図である。図１に
おいて，シリコン基板１上に，厚さが夫々５０００オン
グストロームの二つの電極用導電体膜５，６の間に，厚
さ２００オングストローム窒化シリコン（Ｓｉ3 Ｎ4 ）
膜４による誘電体膜層が重ねて形成されている。これら
のうち，一方の電極用導電体膜６は，シリコン基板１に
形成したｎ+ 拡散層８を介して同一基板上に形成された
半導体集積回路（図示せず）と電気的に接続されてい
る。この構成におけるキャパシタの静電容量は，１７ｎ
Ｆで，１５Ｖ（ボルト）の降伏電圧を示す。
集積半導体装置の要部を示す部分断面図である。図１に
おいて，シリコン基板１上に，厚さが夫々５０００オン
グストロームの二つの電極用導電体膜５，６の間に，厚
さ２００オングストローム窒化シリコン（Ｓｉ3 Ｎ4 ）
膜４による誘電体膜層が重ねて形成されている。これら
のうち，一方の電極用導電体膜６は，シリコン基板１に
形成したｎ+ 拡散層８を介して同一基板上に形成された
半導体集積回路（図示せず）と電気的に接続されてい
る。この構成におけるキャパシタの静電容量は，１７ｎ
Ｆで，１５Ｖ（ボルト）の降伏電圧を示す。
【００１１】図１に示す集積半導体装置は，表面の一部
にイオン注入法によりｎ+ 拡散層８を形成したシリコン
基板１上に，スパッタ技術，フォトリソグラフ技術，お
よびＣＶＤ製膜技術を駆使して形成される。電極用導電
体膜５，６は，Ｔｉ，Ｗ，Ｔａ，Ａｌ，Ｃｕ等をもって
スパッタ法によって形成される。また，窒化シリコン膜
４は，約７５０℃の温度において，アンモニア（Ｎ
Ｈ3 ）およびジクロルシラン（ＳｉＨ2 Ｃｌ2 ）の混合
ガスを用いた減圧ＣＶＤ法によって成膜される。耐熱絶
縁層１０には，酸化硅素膜が好適で，高温ＣＶＤ法によ
って作製される。
にイオン注入法によりｎ+ 拡散層８を形成したシリコン
基板１上に，スパッタ技術，フォトリソグラフ技術，お
よびＣＶＤ製膜技術を駆使して形成される。電極用導電
体膜５，６は，Ｔｉ，Ｗ，Ｔａ，Ａｌ，Ｃｕ等をもって
スパッタ法によって形成される。また，窒化シリコン膜
４は，約７５０℃の温度において，アンモニア（Ｎ
Ｈ3 ）およびジクロルシラン（ＳｉＨ2 Ｃｌ2 ）の混合
ガスを用いた減圧ＣＶＤ法によって成膜される。耐熱絶
縁層１０には，酸化硅素膜が好適で，高温ＣＶＤ法によ
って作製される。
【００１２】また，窒化シリコンによるキャパシタおよ
びバリスタ特性を示さない他のキャパシタを同一基板上
に形成することが可能で，それぞれの機能に応じて利用
される。
びバリスタ特性を示さない他のキャパシタを同一基板上
に形成することが可能で，それぞれの機能に応じて利用
される。
【００１３】なお，電極用導電体膜５，６の形成は，例
えば，蒸着技術によってもよく，窒化シリコン膜４の形
成には，プラズマＣＶＤや光ＣＶＤ法によってもよい。
耐熱絶縁層１０には，また，酸化硅素膜の代わりにポリ
イミド樹脂を用いてもよい。
えば，蒸着技術によってもよく，窒化シリコン膜４の形
成には，プラズマＣＶＤや光ＣＶＤ法によってもよい。
耐熱絶縁層１０には，また，酸化硅素膜の代わりにポリ
イミド樹脂を用いてもよい。
【００１４】図２は，本発明の第２の実施の形態に係る
集積半導体装置の要部を示す部分断面図である。図２に
おいて，表面にイオン注入法によりｎ+ 拡散層８，９を
形成したシリコン基板１上に，厚さ２００オングストロ
ームの窒化シリコン（Ｓｉ3Ｎ4 ）膜４からなる誘電体
膜層が，さらにその上に，厚さ５０００オングストロー
ムの電極用導電体膜６が，この順で形成されている。本
発明の第２の実施の形態においては，図１の構成におい
てシリコン基板１と接して配置された電極用導電体膜に
かわってｎ+ 拡散層９がその機能を担い，これと接続さ
れた電極用導電体膜７によって接続される。キャパシタ
は，シリコン基板１に形成された他のｎ+ 拡散層８を介
して同一のシリコン基板１上に形成した半導体集積回路
（図示せず）と電気的に接続されている。
集積半導体装置の要部を示す部分断面図である。図２に
おいて，表面にイオン注入法によりｎ+ 拡散層８，９を
形成したシリコン基板１上に，厚さ２００オングストロ
ームの窒化シリコン（Ｓｉ3Ｎ4 ）膜４からなる誘電体
膜層が，さらにその上に，厚さ５０００オングストロー
ムの電極用導電体膜６が，この順で形成されている。本
発明の第２の実施の形態においては，図１の構成におい
てシリコン基板１と接して配置された電極用導電体膜に
かわってｎ+ 拡散層９がその機能を担い，これと接続さ
れた電極用導電体膜７によって接続される。キャパシタ
は，シリコン基板１に形成された他のｎ+ 拡散層８を介
して同一のシリコン基板１上に形成した半導体集積回路
（図示せず）と電気的に接続されている。
【００１５】図３は，本発明の第３の実施の形態に係る
集積半導体装置の構成の一部を示す断面図である。図３
において，絶縁体であるアルミナを基板とし，そのアル
ミナ基板３上に，電極用導電体膜５，厚さ５００オング
ストロームの窒化シリコン（Ｓｉ3 Ｎ4 ）膜４からなる
誘電体膜層，および電極用導電体膜６が，この順に重ね
て形成されている。図３において，これらの電極用導電
体膜５，６は，隣接して形成された半導体集積回路（図
示せず）と電気的に接続される。
集積半導体装置の構成の一部を示す断面図である。図３
において，絶縁体であるアルミナを基板とし，そのアル
ミナ基板３上に，電極用導電体膜５，厚さ５００オング
ストロームの窒化シリコン（Ｓｉ3 Ｎ4 ）膜４からなる
誘電体膜層，および電極用導電体膜６が，この順に重ね
て形成されている。図３において，これらの電極用導電
体膜５，６は，隣接して形成された半導体集積回路（図
示せず）と電気的に接続される。
【００１６】図２及び図３に示す構成を実現する手段
は，図１に示した第１の実施の形態の場合と実質的に同
様である。
は，図１に示した第１の実施の形態の場合と実質的に同
様である。
【００１７】以上のべたように，本発明の第１乃至第３
の実施の形態においては，基板上に，第一の電極となる
導電体膜，窒化シリコン（Ｓｉ3 Ｎ4 ）誘電体膜層，お
よび第二の電極となる導電体膜を順に重ねてキャパシタ
を構築したが，このキャパシタが電気コンデンサとして
の機能のほかに見いだされたバリスタ特性を利用してい
る。
の実施の形態においては，基板上に，第一の電極となる
導電体膜，窒化シリコン（Ｓｉ3 Ｎ4 ）誘電体膜層，お
よび第二の電極となる導電体膜を順に重ねてキャパシタ
を構築したが，このキャパシタが電気コンデンサとして
の機能のほかに見いだされたバリスタ特性を利用してい
る。
【００１８】図４は，バリスタの特性の説明図である。
ここでバリスタ特性とは，ある電圧（以下，降伏電圧と
呼ぶ）を境としてそれ以下ではほとんど電流は流れず，
それ以上の電圧で急激に電流が流れはじめ，わずかな電
圧の増加に対して極めて大きな電流増加を生じる特性で
ある。すなわち，降伏電圧よりも低い電圧領域ではキャ
パシタとして機能し，降伏電圧よりも高い電圧領域で
は，非線形抵抗を示す。
ここでバリスタ特性とは，ある電圧（以下，降伏電圧と
呼ぶ）を境としてそれ以下ではほとんど電流は流れず，
それ以上の電圧で急激に電流が流れはじめ，わずかな電
圧の増加に対して極めて大きな電流増加を生じる特性で
ある。すなわち，降伏電圧よりも低い電圧領域ではキャ
パシタとして機能し，降伏電圧よりも高い電圧領域で
は，非線形抵抗を示す。
【００１９】本発明の実施の形態による集積半導体装置
に構築されるバリスタの機能を有するキャパシタは，ス
パッタ技術，フォトリソグラフ技術，およびＣＶＤ製膜
技術等を駆使して実現される。これらの技術は半導体集
積回路の作製技術と多くの点で共通性があり，そのた
め，キャパシタを半導体集積回路と同一基板上に形成す
ることが可能である。これにより，半導体集積回路を搭
載した回路の小型化，組立の省力化が実現するととも
に，一層高い信頼性をもたらすものである。
に構築されるバリスタの機能を有するキャパシタは，ス
パッタ技術，フォトリソグラフ技術，およびＣＶＤ製膜
技術等を駆使して実現される。これらの技術は半導体集
積回路の作製技術と多くの点で共通性があり，そのた
め，キャパシタを半導体集積回路と同一基板上に形成す
ることが可能である。これにより，半導体集積回路を搭
載した回路の小型化，組立の省力化が実現するととも
に，一層高い信頼性をもたらすものである。
【００２０】
【発明の効果】以上説明したように，本発明では，基板
上に形成され，降伏電圧を有する非線形抵抗特性，すな
わち，バリスタ特性を示し，定格入力電圧以上の電圧，
各種サージを吸収して，集積回路を保護するとともに，
パスコンとして機能するキャパシタが構築された集積半
導体装置を提供することができる。
上に形成され，降伏電圧を有する非線形抵抗特性，すな
わち，バリスタ特性を示し，定格入力電圧以上の電圧，
各種サージを吸収して，集積回路を保護するとともに，
パスコンとして機能するキャパシタが構築された集積半
導体装置を提供することができる。
【００２１】また，本発明では，高集積化にともなう小
型化，組立の省力化，信頼性向上にも寄与する集積半導
体装置を提供することができる。
型化，組立の省力化，信頼性向上にも寄与する集積半導
体装置を提供することができる。
【図１】本発明の第１の実施の形態に係る集積半導体装
置の要部を示す部分断面図である。
置の要部を示す部分断面図である。
【図２】本発明の第２の実施の形態に係る集積半導体装
置の要部を示す部分断面図である。
置の要部を示す部分断面図である。
【図３】本発明の第３の実施の形態に係る集積半導体装
置の要部を示す部分断面図である。
置の要部を示す部分断面図である。
【図４】バリスタの特性の説明に供せられる図である。
１ シリコン基板 ３ アルミナ基板 ４ 窒化シリコン（Ｓｉ3 Ｎ4 ）膜 ５，６，７ 電極用導電体膜 ８，９ ｎ+ 拡散層 １０ 耐熱絶縁層
Claims (4)
- 【請求項１】 基板上に誘電体膜および導電体膜を積層
して形成したキャパシタを有する集積半導体装置におい
て，前記キャパシタは，降伏電圧を有する非線形抵抗特
性を少なくとも示すことを特徴とする集積半導体装置。 - 【請求項２】 請求項１記載の集積半導体装置におい
て，前記キャパシタは，前記基板上に，前記電極用導電
体膜，前記誘電体膜，及び前記電極用導電体膜をこの順
で積み重ねることによって形成されていることを特徴と
する集積半導体装置。 - 【請求項３】 請求項１記載の集積半導体装置におい
て，前記集積半導体装置において，前記基板は，実質的
に半導体からなることを特徴とする集積半導体装置。 - 【請求項４】 請求項１乃至３の内のいずれかに記載の
集積半導体装置において，前記誘電体膜は，窒化シリコ
ンから実質的になることを特徴とする集積半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233496A JPH09283707A (ja) | 1996-04-15 | 1996-04-15 | 集積半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233496A JPH09283707A (ja) | 1996-04-15 | 1996-04-15 | 集積半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283707A true JPH09283707A (ja) | 1997-10-31 |
Family
ID=14051504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233496A Withdrawn JPH09283707A (ja) | 1996-04-15 | 1996-04-15 | 集積半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1746609A2 (en) | 2005-05-23 | 2007-01-24 | Fujitsu Ltd. | Electronic circuit device and manufacturing method |
| JP2023038193A (ja) * | 2012-11-28 | 2023-03-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1996
- 1996-04-15 JP JP9233496A patent/JPH09283707A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1746609A2 (en) | 2005-05-23 | 2007-01-24 | Fujitsu Ltd. | Electronic circuit device and manufacturing method |
| EP1746609A3 (en) * | 2005-05-23 | 2007-11-14 | Fujitsu Ltd. | Electronic circuit device and manufacturing method |
| US7570149B2 (en) | 2005-05-23 | 2009-08-04 | Fujitsu Limited | Electronic circuit device including electric element and varistor on substrate and its manufacture method |
| JP2023038193A (ja) * | 2012-11-28 | 2023-03-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |