JPH1070240A - 電気回路基板 - Google Patents
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- JPH1070240A JPH1070240A JP8223510A JP22351096A JPH1070240A JP H1070240 A JPH1070240 A JP H1070240A JP 8223510 A JP8223510 A JP 8223510A JP 22351096 A JP22351096 A JP 22351096A JP H1070240 A JPH1070240 A JP H1070240A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 過電圧または各種サージの侵入による、予め
設定した値を超えた電源電圧に対して、これらを吸収す
ることによって、半導体集積回路等を保護するバリスタ
特性を併せ持つキャパシタを構築した電気回路基板を提
供する。 【解決手段】 絶縁材料の主基板１１上に、第一の電極
となる導電体膜１２、窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８
（誘電体膜）、および第二の電極となる導電体膜１３を
順に重ねて形成して構築したキャパシタが、コンデンサ
としての機能のほかに、本発明者によって発見されたバ
リスタ特性を利用する。表面にｎ＋拡散層を有する半導
体基板上に形成された窒化ケイ素（Ｓｉ3 Ｎ4 ）膜誘電
体を用いても良い。
設定した値を超えた電源電圧に対して、これらを吸収す
ることによって、半導体集積回路等を保護するバリスタ
特性を併せ持つキャパシタを構築した電気回路基板を提
供する。 【解決手段】 絶縁材料の主基板１１上に、第一の電極
となる導電体膜１２、窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８
（誘電体膜）、および第二の電極となる導電体膜１３を
順に重ねて形成して構築したキャパシタが、コンデンサ
としての機能のほかに、本発明者によって発見されたバ
リスタ特性を利用する。表面にｎ＋拡散層を有する半導
体基板上に形成された窒化ケイ素（Ｓｉ3 Ｎ4 ）膜誘電
体を用いても良い。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品素子等を
搭載し電気回路を形成するために用いられる電気回路用
基板に関する。
搭載し電気回路を形成するために用いられる電気回路用
基板に関する。
【０００２】
【従来の技術】電子装置等に用いられる電子部品素子等
を搭載し電気回路を形成する電気回路基板には、多層配
線プリント基板、セラミック多層配線基板、薄膜多層配
線基板等がある。多層配線プリント基板は、ガラスエポ
キシ材によるプリント基板上に貼られた銅箔をエッチン
グ等で導体パターンが形成され、絶縁樹脂を介し同時に
導体パターンが複数層形成された構成をなしている。セ
ラミック多層配線基板は、導体パターンがセラミック微
粉末の焼成体に形成され、重畳して構成されており、印
刷技術等を駆使して作製される。また、薄膜多層配線基
板は、セラミック多層配線基板あるいはシリコン基板上
に導体および絶縁パターンが交互に重畳して形成されて
おり、真空蒸着等の薄膜技術、フォトリソグラフ技術お
よびエッチング技術によって作製される。
を搭載し電気回路を形成する電気回路基板には、多層配
線プリント基板、セラミック多層配線基板、薄膜多層配
線基板等がある。多層配線プリント基板は、ガラスエポ
キシ材によるプリント基板上に貼られた銅箔をエッチン
グ等で導体パターンが形成され、絶縁樹脂を介し同時に
導体パターンが複数層形成された構成をなしている。セ
ラミック多層配線基板は、導体パターンがセラミック微
粉末の焼成体に形成され、重畳して構成されており、印
刷技術等を駆使して作製される。また、薄膜多層配線基
板は、セラミック多層配線基板あるいはシリコン基板上
に導体および絶縁パターンが交互に重畳して形成されて
おり、真空蒸着等の薄膜技術、フォトリソグラフ技術お
よびエッチング技術によって作製される。
【０００３】さらに、これらの電気回路基板の中には、
導体膜と誘電体膜の積層によって大きな電気容量を有す
るキャパシタが構築されたものもあり、例えば同一電気
回路基板に形成された半導体集積回路の駆動電源線路に
おける電磁ノイズ対策の目的で、バイパスコンデンサと
して有用である。このための誘電体には、二酸化ケイ
素、タンタル等の金属酸化物、窒化ケイ素（Ｓｉ
3 Ｎ4 ）等が知られている。
導体膜と誘電体膜の積層によって大きな電気容量を有す
るキャパシタが構築されたものもあり、例えば同一電気
回路基板に形成された半導体集積回路の駆動電源線路に
おける電磁ノイズ対策の目的で、バイパスコンデンサと
して有用である。このための誘電体には、二酸化ケイ
素、タンタル等の金属酸化物、窒化ケイ素（Ｓｉ
3 Ｎ4 ）等が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、電源ラ
インによる外雷サージ、誘導負荷からのサージ、あるい
は静電気等によるインパルス性サージからの各集積回路
の保護は、バイパスコンデンサのみでは吸収されず、必
要に応じてチップ型バリスタの付加に依存しているのが
現状である。このことは、一層の高集積化をめざす半導
体集積回路にとって、小型化、組立の省力化、信頼性向
上のいずれにおいても障害となっている。
インによる外雷サージ、誘導負荷からのサージ、あるい
は静電気等によるインパルス性サージからの各集積回路
の保護は、バイパスコンデンサのみでは吸収されず、必
要に応じてチップ型バリスタの付加に依存しているのが
現状である。このことは、一層の高集積化をめざす半導
体集積回路にとって、小型化、組立の省力化、信頼性向
上のいずれにおいても障害となっている。
【０００５】本発明の技術的課題は、予め設定した値を
超えた電源からの過電圧または各種サージの侵入を吸収
するチップ型バリスタをいちいち付加する必要のない電
気回路基板を提供することである。
超えた電源からの過電圧または各種サージの侵入を吸収
するチップ型バリスタをいちいち付加する必要のない電
気回路基板を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、主基板
上に形成された導電体膜、誘電体膜、および電気絶縁膜
によってキャパシタが構成された電気回路基板におい
て、少なくとも前記キャパシタの一つは、降伏電圧を有
する非線形抵抗特性を有することを特徴とする電気回路
基板が得られる。
上に形成された導電体膜、誘電体膜、および電気絶縁膜
によってキャパシタが構成された電気回路基板におい
て、少なくとも前記キャパシタの一つは、降伏電圧を有
する非線形抵抗特性を有することを特徴とする電気回路
基板が得られる。
【０００７】また、主基板上に誘電体膜および導電体膜
が積み重ねて形成され、キャパシタが構築された電気回
路基板において、前記主基板は半導体であり、かつ前記
キャパシタの少なくとも一は、降伏電圧を有する非線形
抵抗特性を示すことを特徴とする電気回路基板が得られ
る。
が積み重ねて形成され、キャパシタが構築された電気回
路基板において、前記主基板は半導体であり、かつ前記
キャパシタの少なくとも一は、降伏電圧を有する非線形
抵抗特性を示すことを特徴とする電気回路基板が得られ
る。
【０００８】
【発明の実施の形態】本発明の特徴は、基板上に、第一
の電極となる導電体膜、窒化ケイ素（Ｓｉ3Ｎ4 ）誘電
体膜層、および第二の電極となる導電体膜を順に重ねて
形成して構築したキャパシタが、コンデンサとしての機
能のほかに、本発明者によって見いだされたバリスタ特
性を利用するものである。
の電極となる導電体膜、窒化ケイ素（Ｓｉ3Ｎ4 ）誘電
体膜層、および第二の電極となる導電体膜を順に重ねて
形成して構築したキャパシタが、コンデンサとしての機
能のほかに、本発明者によって見いだされたバリスタ特
性を利用するものである。
【０００９】また、本発明の特徴は、半導体主基板上
に、窒化ケイ素（Ｓｉ3 Ｎ4 ）からなる誘電体膜層、お
よび電極となる導電体膜層を順に重ねて形成してキャパ
シタを構築しても良い。
に、窒化ケイ素（Ｓｉ3 Ｎ4 ）からなる誘電体膜層、お
よび電極となる導電体膜層を順に重ねて形成してキャパ
シタを構築しても良い。
【００１０】
【実施例】以下に本発明の一実施例の電気回路基板につ
いて、図１を参照して説明する。
いて、図１を参照して説明する。
【００１１】まず、図１における本発明の主要部の構成
を説明する。主基板１は、材料としてアルミナが用いら
れている。主基板１の上には接地導体となる厚さ５００
０オングストロームの導電体膜１２が形成されている。
その上に、順に、誘電体膜である厚さ２００オングスト
ロームの窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８、厚さ５００
０オングストロームの導電体膜１３、耐熱性の電気絶縁
膜であるポリイミド樹脂膜２１がそれぞれ形成される。
そして、さらにその上には、複数の導電体膜１２
（１），１３（１）が厚さ５０００オングストロームで
形成されている。これらの誘電体膜および電気絶縁膜に
製作過程で形成され、導電体が存在するスルーホールを
通じて、導電体膜１２，１３と最上部の導電体膜１２
（１），１３（１）がそれぞれ接続されている。
を説明する。主基板１は、材料としてアルミナが用いら
れている。主基板１の上には接地導体となる厚さ５００
０オングストロームの導電体膜１２が形成されている。
その上に、順に、誘電体膜である厚さ２００オングスト
ロームの窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８、厚さ５００
０オングストロームの導電体膜１３、耐熱性の電気絶縁
膜であるポリイミド樹脂膜２１がそれぞれ形成される。
そして、さらにその上には、複数の導電体膜１２
（１），１３（１）が厚さ５０００オングストロームで
形成されている。これらの誘電体膜および電気絶縁膜に
製作過程で形成され、導電体が存在するスルーホールを
通じて、導電体膜１２，１３と最上部の導電体膜１２
（１），１３（１）がそれぞれ接続されている。
【００１２】さらに、図１が示す構成の電気回路基板で
は、主基板１１の上の接地導体となる導電体膜１２を共
有し、その上に窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８とは絶
縁されて、酸化タンタル（Ｔａ2 Ｏ5 ）膜１９が形成さ
れ、その上に、前記と同様に、順に、導電体膜１４、ポ
リイミド樹脂膜２１が、さらにその上に、導電体膜１４
（１）がそれぞれ形成されている。
は、主基板１１の上の接地導体となる導電体膜１２を共
有し、その上に窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８とは絶
縁されて、酸化タンタル（Ｔａ2 Ｏ5 ）膜１９が形成さ
れ、その上に、前記と同様に、順に、導電体膜１４、ポ
リイミド樹脂膜２１が、さらにその上に、導電体膜１４
（１）がそれぞれ形成されている。
【００１３】すなわち、同一主基板１１上に、窒化ケイ
素膜１８によるキャパシタと、酸化タンタル膜１９によ
るキャパシタが共存して形成されている。
素膜１８によるキャパシタと、酸化タンタル膜１９によ
るキャパシタが共存して形成されている。
【００１４】図１が示す構成の電気回路基板では、これ
らの導電体膜とはさらに独立に電気信号線路導体１５，
１６がストリップライン構造として形成されている。電
気信号線路導体１５，１６の伝送特性インピーダンス
は、その厚さと幅、および接地導体となる導電体膜１
２，１２（１）との間隔をなすポリイミド樹脂層２１の
厚さを制御することによって調整される。これらの導電
体膜または電気絶縁膜の上には、半導体ベアチップ２
２、電子部品２３等がそれぞれ配置され、各導体膜にポ
ンディングワイヤ２４で接続されている。そして、コー
ティング樹脂２５をもってこれらの半導体ベアチップ２
２、電子部品２３は覆われている。
らの導電体膜とはさらに独立に電気信号線路導体１５，
１６がストリップライン構造として形成されている。電
気信号線路導体１５，１６の伝送特性インピーダンス
は、その厚さと幅、および接地導体となる導電体膜１
２，１２（１）との間隔をなすポリイミド樹脂層２１の
厚さを制御することによって調整される。これらの導電
体膜または電気絶縁膜の上には、半導体ベアチップ２
２、電子部品２３等がそれぞれ配置され、各導体膜にポ
ンディングワイヤ２４で接続されている。そして、コー
ティング樹脂２５をもってこれらの半導体ベアチップ２
２、電子部品２３は覆われている。
【００１５】この構成は、アルミナの主基板１１の上
に、スパッタ技術による導電体膜１２，１３，１４，１
５，１６，１２（１），１３（１），１４（１）の形
成、減圧ＣＶＤ法による誘電体膜１８，１９の形成、フ
ォトリソグラフ技術およびエッチング技術による電気絶
縁膜２１の形成等の組み合わせによって遂行される。と
くに、導電体膜１２，１３，１４，１５，１６，１２
（１），１３（１），１４（１）は、Ｔｉ，Ｗ，Ｔａ，
Ａｌ，Ｃｕ等の材料から選択されて形成される。窒化シ
リコン膜３は、約７５０℃の温度において、アンモニア
（ＮＨ3 ）およびジクロルシラン（ＳｉＨ2 Ｃｌ2 ）の
混合ガスを用いた減圧ＣＶＤ法によって製膜される。ま
た、ポリイミド樹脂膜２１は、塗布、浸漬、印刷、スプ
レー塗装等の手段で形成される。
に、スパッタ技術による導電体膜１２，１３，１４，１
５，１６，１２（１），１３（１），１４（１）の形
成、減圧ＣＶＤ法による誘電体膜１８，１９の形成、フ
ォトリソグラフ技術およびエッチング技術による電気絶
縁膜２１の形成等の組み合わせによって遂行される。と
くに、導電体膜１２，１３，１４，１５，１６，１２
（１），１３（１），１４（１）は、Ｔｉ，Ｗ，Ｔａ，
Ａｌ，Ｃｕ等の材料から選択されて形成される。窒化シ
リコン膜３は、約７５０℃の温度において、アンモニア
（ＮＨ3 ）およびジクロルシラン（ＳｉＨ2 Ｃｌ2 ）の
混合ガスを用いた減圧ＣＶＤ法によって製膜される。ま
た、ポリイミド樹脂膜２１は、塗布、浸漬、印刷、スプ
レー塗装等の手段で形成される。
【００１６】窒化ケイ素（Ｓｉ3 Ｎ4 ）膜１８と導電体
膜１２，１３によって構成されるキャパシタは、上に述
べた膜厚構成の場合、静電容量は１７ｎＦで、１５Ｖ
（ボルト）の降伏電圧が示された。つまりこのキャパシ
タは、バイパスコンデンサとして同時にバリスタとして
機能し、定格入力電圧以上の電圧、各種サージを吸収
し、接続された半導体ベアチップ２２、電子部品２３が
保護される。バリスタ特性を有しないキャパシタも同一
主基板１１上に形成し、それぞれの特性を十分に活用し
た電気回路基板が実現される。
膜１２，１３によって構成されるキャパシタは、上に述
べた膜厚構成の場合、静電容量は１７ｎＦで、１５Ｖ
（ボルト）の降伏電圧が示された。つまりこのキャパシ
タは、バイパスコンデンサとして同時にバリスタとして
機能し、定格入力電圧以上の電圧、各種サージを吸収
し、接続された半導体ベアチップ２２、電子部品２３が
保護される。バリスタ特性を有しないキャパシタも同一
主基板１１上に形成し、それぞれの特性を十分に活用し
た電気回路基板が実現される。
【００１７】図１に示した実施例では、アルミナを主基
板の材料としたが、石英や、比抵抗が高い高純度シリコ
ンを基板として用いてもよい。例えば、純度９Ｎ（ナイ
ン）のシリコンは比抵抗が１００Ω・ｃｍで、本発明の
主基板として好適である。
板の材料としたが、石英や、比抵抗が高い高純度シリコ
ンを基板として用いてもよい。例えば、純度９Ｎ（ナイ
ン）のシリコンは比抵抗が１００Ω・ｃｍで、本発明の
主基板として好適である。
【００１８】本発明による電気回路基板は、バリスタ特
性を有するキャパシタを、とくに、半導体集積回路の作
製と共通する薄膜作製技術によって実現可能であること
に大きな意義がある。すなわち、本発明は、同一の主基
板１１上に、半導体集積回路、キャパシタ、バリスタ特
性を有するキャパシタ等の、一括構築可能で多様な電気
回路基板の実現を示すものである。
性を有するキャパシタを、とくに、半導体集積回路の作
製と共通する薄膜作製技術によって実現可能であること
に大きな意義がある。すなわち、本発明は、同一の主基
板１１上に、半導体集積回路、キャパシタ、バリスタ特
性を有するキャパシタ等の、一括構築可能で多様な電気
回路基板の実現を示すものである。
【００１９】図５は、バリスタ特性の説明図である。こ
こでバリスタ特性とは、ある電圧を境としてそれ以下で
はほとんど電流が流れず、それ以上の電圧で急激に電流
が流れはじめ、わずかな電圧の増加に対して極めて大き
な電流増加を生じる特性である（以下、この電圧を降伏
電圧という）。すなわち、降伏電圧よりも低い電圧領域
ではキャパシタとして機能し、降伏電圧よりも高い電圧
領域で非線形抵抗特性を示す。
こでバリスタ特性とは、ある電圧を境としてそれ以下で
はほとんど電流が流れず、それ以上の電圧で急激に電流
が流れはじめ、わずかな電圧の増加に対して極めて大き
な電流増加を生じる特性である（以下、この電圧を降伏
電圧という）。すなわち、降伏電圧よりも低い電圧領域
ではキャパシタとして機能し、降伏電圧よりも高い電圧
領域で非線形抵抗特性を示す。
【００２０】以下に本発明の他の実施例について、図２
を参照して説明する。
を参照して説明する。
【００２１】まず、図２における本発明の主要部の構成
を説明する。図２において、シリコン主基板３１の表面
には、イオン注入法によりｎ＋拡散層４７，４８が形成
されている。ｎ＋拡散層４７を共有するようにして、シ
リコン主基板３１上に、誘電体膜として厚さ２００オン
グストロームの窒化ケイ素（Ｓｉ3 Ｎ4 ）膜３８、およ
び接地導体として厚さ５０００オングストロームの導電
体膜３２がそれぞれ形成され、窒化ケイ素膜３８の上に
は順に、導電体膜３３、耐熱性の電気絶縁膜であるポリ
イミド樹脂膜４１がそれぞれ形成され、他方、シリコン
主基板３１上に形成された導電体膜３２の上には、同様
にポリイミド樹脂膜４１がそれぞれ形成されている。そ
して、さらにこれら二つの導電体膜３２，３３の上に
は、厚さ５０００オングストロームを隔てて導電体膜３
２（１），３３（１）が形成されている。これらの導電
体膜３２と３２（１）、およひび導電体膜３３と３３
（１）はそれぞれ互いに導電体３２（２），３３（２）
によって接続されている。すなわち、窒化ケイ素膜３８
を誘電体とするキャパシタが構成される。
を説明する。図２において、シリコン主基板３１の表面
には、イオン注入法によりｎ＋拡散層４７，４８が形成
されている。ｎ＋拡散層４７を共有するようにして、シ
リコン主基板３１上に、誘電体膜として厚さ２００オン
グストロームの窒化ケイ素（Ｓｉ3 Ｎ4 ）膜３８、およ
び接地導体として厚さ５０００オングストロームの導電
体膜３２がそれぞれ形成され、窒化ケイ素膜３８の上に
は順に、導電体膜３３、耐熱性の電気絶縁膜であるポリ
イミド樹脂膜４１がそれぞれ形成され、他方、シリコン
主基板３１上に形成された導電体膜３２の上には、同様
にポリイミド樹脂膜４１がそれぞれ形成されている。そ
して、さらにこれら二つの導電体膜３２，３３の上に
は、厚さ５０００オングストロームを隔てて導電体膜３
２（１），３３（１）が形成されている。これらの導電
体膜３２と３２（１）、およひび導電体膜３３と３３
（１）はそれぞれ互いに導電体３２（２），３３（２）
によって接続されている。すなわち、窒化ケイ素膜３８
を誘電体とするキャパシタが構成される。
【００２２】さらに、図２が示す構成の電気回路基板で
は、シリコン基板３１の表面に前記のｎ＋拡散層４７と
は別にｎ＋拡散層４８が形成され、酸化タンタル（Ｔａ
2 Ｏ5 ）膜３９を誘電体とするキャパシタが、前記窒化
ケイ素膜３８のキャパシタと同様の構成で構築されてい
る。
は、シリコン基板３１の表面に前記のｎ＋拡散層４７と
は別にｎ＋拡散層４８が形成され、酸化タンタル（Ｔａ
2 Ｏ5 ）膜３９を誘電体とするキャパシタが、前記窒化
ケイ素膜３８のキャパシタと同様の構成で構築されてい
る。
【００２３】すなわち、同一のシリコン主基板３１上
に、窒化ケイ素膜３８によるキャパシタと、酸化タンタ
ル膜３９によるキャパシタが共存して形成されている。
に、窒化ケイ素膜３８によるキャパシタと、酸化タンタ
ル膜３９によるキャパシタが共存して形成されている。
【００２４】図２が示す構成の電気回路基板では、これ
らのキャパシタを構成する導電体膜とはさらに独立に、
電気信号線路導体３６，３７がストリップライン構造と
して形成されている。これらの導電体膜または電気絶縁
膜の上には、半導体ベアチップ４２、電子部品４３等が
それぞれ配置され、各導体膜にポンディングワイヤ４４
で接続されている。そして、コーティング樹脂４５をも
ってこれらの半導体ベアチップ４２、電子部品４３は覆
われている。
らのキャパシタを構成する導電体膜とはさらに独立に、
電気信号線路導体３６，３７がストリップライン構造と
して形成されている。これらの導電体膜または電気絶縁
膜の上には、半導体ベアチップ４２、電子部品４３等が
それぞれ配置され、各導体膜にポンディングワイヤ４４
で接続されている。そして、コーティング樹脂４５をも
ってこれらの半導体ベアチップ４２、電子部品４３は覆
われている。
【００２５】この構成は、いわゆる半導体技術によるシ
リコン基板１表面上のｎ＋拡散層の形成、スパッタ技術
による導電体膜３２，３２（１），３３，３３（１），
３４，３４（１），３５，３５（１）、電気信号線路導
体３６，３７、および導電体３２（１），３２（２）の
形成、減圧ＣＶＤ法による誘電体膜となる窒化ケイ素膜
８の形成、フォトリソグラフ技術およびエッチング技術
による電気絶縁膜であるポリイミド樹脂膜４１の形成等
を結合した遂行によって実現される。とくに、前記各導
電体膜は、Ｔｉ，Ｗ，Ｔａ，Ａｌ，Ｃｕ等の材料から選
択されて形成される。窒化ケイ素膜３８は、約７５０℃
の温度において、アンモニア（ＮＨ3 ）およびジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）の混合ガスを用いた減圧ＣＶ
Ｄ法によって製膜される。また、ポリイミド樹脂層２１
は、塗布、浸漬、印刷、スプレー塗装等の手段で形成さ
れる。
リコン基板１表面上のｎ＋拡散層の形成、スパッタ技術
による導電体膜３２，３２（１），３３，３３（１），
３４，３４（１），３５，３５（１）、電気信号線路導
体３６，３７、および導電体３２（１），３２（２）の
形成、減圧ＣＶＤ法による誘電体膜となる窒化ケイ素膜
８の形成、フォトリソグラフ技術およびエッチング技術
による電気絶縁膜であるポリイミド樹脂膜４１の形成等
を結合した遂行によって実現される。とくに、前記各導
電体膜は、Ｔｉ，Ｗ，Ｔａ，Ａｌ，Ｃｕ等の材料から選
択されて形成される。窒化ケイ素膜３８は、約７５０℃
の温度において、アンモニア（ＮＨ3 ）およびジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）の混合ガスを用いた減圧ＣＶ
Ｄ法によって製膜される。また、ポリイミド樹脂層２１
は、塗布、浸漬、印刷、スプレー塗装等の手段で形成さ
れる。
【００２６】窒化ケイ素膜３８と導電体膜３２，３３に
よって構成されるキャパシタは、上に述べた膜厚構成の
場合、静電容量は１７ｎＦで、１５Ｖ（ボルト）のバリ
スタ電圧が示された。つまりこのキャパシタは、バイパ
スコンデンサとして、同時にバリスタとして機能し、定
格入力電圧以上の電圧、各種サージを吸収し、接続され
た半導体ベアチップ４２が保護される。バリスタ特性を
有しないキャパシタも同一基板上に形成し、それぞれの
特性を十分に活用した電気回路基板が実現される。
よって構成されるキャパシタは、上に述べた膜厚構成の
場合、静電容量は１７ｎＦで、１５Ｖ（ボルト）のバリ
スタ電圧が示された。つまりこのキャパシタは、バイパ
スコンデンサとして、同時にバリスタとして機能し、定
格入力電圧以上の電圧、各種サージを吸収し、接続され
た半導体ベアチップ４２が保護される。バリスタ特性を
有しないキャパシタも同一基板上に形成し、それぞれの
特性を十分に活用した電気回路基板が実現される。
【００２７】電気回路基板に構築する回路構成に応じ
て、上記構成におけるｎ＋拡散層４７および４８を、た
とえば単一のｎ＋拡散層とすることも可能で、その場合
には導電体膜３２，３４も単一にすることができる。
て、上記構成におけるｎ＋拡散層４７および４８を、た
とえば単一のｎ＋拡散層とすることも可能で、その場合
には導電体膜３２，３４も単一にすることができる。
【００２８】ところで、バリスタ特性の非直線係数αに
ついて、α＝１／ｌｏｇ（Ｖ10mA／Ｖ1mA ）が知られて
いる。そこで、今回、図３および図４の評価試験回路に
おけるカーブトレーサ５１（Ｔｅｋｔｒｏｎｉｘ Ｔｙ
ｐｅ ５７６）を用いて、１μＡ〜２Ａの電流電圧測定
を行い、評価試験を行った。導電膜３３または３５とし
て選択されたＣｕ電極膜およびＴｉ膜、ｎ＋拡散層４７
または４８として低ρＳｉ基板（ρ：０．００１〜０．
０２Ωｃｍ）を用いた。ｎ＋拡散層４７または４８を介
して窒化ケイ素膜３８を一対の導電膜３３および３５の
間に挟んで、評価試験回路に用いるサンプルを試作し
た。このサンプルにおいて、窒化ケイ素膜３８を誘電体
としたキャパシタの降伏電圧以上の領域（降伏領域）で
の非直線係数αは、１０〜３０であった。なお、破壊電
流は約１Ａであった。
ついて、α＝１／ｌｏｇ（Ｖ10mA／Ｖ1mA ）が知られて
いる。そこで、今回、図３および図４の評価試験回路に
おけるカーブトレーサ５１（Ｔｅｋｔｒｏｎｉｘ Ｔｙ
ｐｅ ５７６）を用いて、１μＡ〜２Ａの電流電圧測定
を行い、評価試験を行った。導電膜３３または３５とし
て選択されたＣｕ電極膜およびＴｉ膜、ｎ＋拡散層４７
または４８として低ρＳｉ基板（ρ：０．００１〜０．
０２Ωｃｍ）を用いた。ｎ＋拡散層４７または４８を介
して窒化ケイ素膜３８を一対の導電膜３３および３５の
間に挟んで、評価試験回路に用いるサンプルを試作し
た。このサンプルにおいて、窒化ケイ素膜３８を誘電体
としたキャパシタの降伏電圧以上の領域（降伏領域）で
の非直線係数αは、１０〜３０であった。なお、破壊電
流は約１Ａであった。
【００２９】本発明による電気回路基板は、図５のバリ
スタ特性を有するキャパシタを、とくに、半導体集積回
路の作製と共通する薄膜作製技術によって実現可能であ
ることに大きな意義がある。すなわち、本発明は、半導
体集積回路、キャパシタ、バリスタ特性を有するキャパ
シタ等を、同一の主基板３１上に一括構築が可能で、多
様な電気回路基板の実現を示すものである。
スタ特性を有するキャパシタを、とくに、半導体集積回
路の作製と共通する薄膜作製技術によって実現可能であ
ることに大きな意義がある。すなわち、本発明は、半導
体集積回路、キャパシタ、バリスタ特性を有するキャパ
シタ等を、同一の主基板３１上に一括構築が可能で、多
様な電気回路基板の実現を示すものである。
【００３０】
【発明の効果】以上説明したように、本発明の電気回路
基板によれば、過電圧または各種サージを吸収して半導
体集積回路等を保護するバリスタ特性を併せ持つキャパ
シタを構築しているので、チップ型バリスタをいちいち
付加する必要がなくなる。
基板によれば、過電圧または各種サージを吸収して半導
体集積回路等を保護するバリスタ特性を併せ持つキャパ
シタを構築しているので、チップ型バリスタをいちいち
付加する必要がなくなる。
【図１】本発明の一実施例による電気回路基板の断面図
である。
である。
【図２】本発明の他の実施例による電気回路基板の断面
図である。
図である。
【図３】図２の本発明の他の実施例による電気回路基板
の評価試験サンプルの概略平面図である。
の評価試験サンプルの概略平面図である。
【図４】図３のサンプル断面図とその評価試験用概略回
路図である。
路図である。
【図５】バリスタの特性の説明図である。
１１ 主基板 １２，１３，１４，１５，１６，１２（１），１３
（１），１４（１）導電体膜 １８ 窒化ケイ素（Ｓｉ3 Ｎ4 ）膜（誘電体膜） １９ 酸化タンタル膜 ２１ ポリイミド樹脂層 ２２ 半導体ベアチップ ２３ 電子部品 ２４ ボンディングワイヤ ２５ コーティング樹脂 ３１ シリコン主基板 ３２，３２（１），３３，３３（１），３４，３４
（１），３５，３５（１） 導電体膜 ３２（２），３３（２） 導電体膜 ３６，３７ 電気信号線路導体 ３８ 窒化ケイ素（Ｓｉ3 Ｎ4 ）膜（誘電体膜） ３９ 酸化タンタル膜 ４１ ポリイミド樹脂層 ４２ 半導体ベアチップ ４３ 電子部品 ４４ ボンディングワイヤ ４５ コーティング樹脂 ４７，４８ ｎ＋拡散層 ５１ カーブトレーサ
（１），１４（１）導電体膜 １８ 窒化ケイ素（Ｓｉ3 Ｎ4 ）膜（誘電体膜） １９ 酸化タンタル膜 ２１ ポリイミド樹脂層 ２２ 半導体ベアチップ ２３ 電子部品 ２４ ボンディングワイヤ ２５ コーティング樹脂 ３１ シリコン主基板 ３２，３２（１），３３，３３（１），３４，３４
（１），３５，３５（１） 導電体膜 ３２（２），３３（２） 導電体膜 ３６，３７ 電気信号線路導体 ３８ 窒化ケイ素（Ｓｉ3 Ｎ4 ）膜（誘電体膜） ３９ 酸化タンタル膜 ４１ ポリイミド樹脂層 ４２ 半導体ベアチップ ４３ 電子部品 ４４ ボンディングワイヤ ４５ コーティング樹脂 ４７，４８ ｎ＋拡散層 ５１ カーブトレーサ
Claims (6)
- 【請求項１】 主基板上に形成された導電体膜、誘電体
膜、および電気絶縁膜によってキャパシタが構成された
電気回路基板において、少なくとも前記キャパシタの一
つは、降伏電圧を有する非線形抵抗特性を有することを
特徴とする電気回路基板。 - 【請求項２】 前記主基板は、電気絶縁材料または比抵
抗が１０オーム・ｃｍ以上の高抵抗材料からなり、かつ
前記キャパシタは、前記主基板上で前記導電体膜の一対
の電極間に前記誘電体膜を挟んで形成されていることを
特徴とする請求項１記載の電気回路基板。 - 【請求項３】 前記誘電体膜は窒化ケイ素からなること
を特徴とする請求項２に記載の電気回路基板。 - 【請求項４】 主基板上に誘電体膜および導電体膜が積
み重ねて形成され、キャパシタが構築された電気回路基
板において、前記主基板は半導体であり、かつ前記キャ
パシタの少なくとも一は、降伏電圧を有する非線形抵抗
特性を示すことを特徴とする電気回路基板。 - 【請求項５】 請求項４において、前記主基板は導電性
領域を有し、前記誘電体膜は直接該導電性領域の上に形
成され、前記導電体膜が該誘電膜上に形成され、前記主
基板の導電領域および前記該誘電体膜を前記導電体膜の
一対の電極間に挟んで形成してキャパシタを構築し、該
キャパシタが降伏電圧を有し非線形抵抗特性を示し破壊
電流までは直流電流が流れても破壊せず、該非線形特性
が再現することを特徴とする電気回路基板。 - 【請求項６】 前記誘電体膜は窒化ケイ素からなること
を特徴とする請求項５に記載の電気回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223510A JPH1070240A (ja) | 1996-08-26 | 1996-08-26 | 電気回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223510A JPH1070240A (ja) | 1996-08-26 | 1996-08-26 | 電気回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070240A true JPH1070240A (ja) | 1998-03-10 |
Family
ID=16799282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223510A Withdrawn JPH1070240A (ja) | 1996-08-26 | 1996-08-26 | 電気回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1070240A (ja) |
-
1996
- 1996-08-26 JP JP8223510A patent/JPH1070240A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |