JP2017130620A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】容量膜へのダメージを抑制することで容量膜の信頼性を高める。
【解決手段】下部電極３の表面に金属酸化膜３ａを形成することで、ラフネスを解消して平坦化する。これにより、容量膜４への下部電極３のラフネスに起因するダメージを軽減できる。また、、上部電極５の第１層５ａをＣＶＤ法などによって形成することで容量膜４への物理的ダメージを軽減する。これにより、容量膜４へのダメージを抑制して容量膜４の信頼性を高めることができる。また、上部電極５をすべてＣＶＤ法などによって形成するのではなく、第１層５ａの上にＰＶＤ法などによって第２層５ｂを形成することで、上部電極５の高抵抗化を抑制することも可能となる。
【選択図】図１

Description

本発明は、メタルインシュレータメタル構造のキャパシタ（以下、ＭＩＭキャパシタという）を有する半導体装置の製造方法に関するものである。
従来より、下部電極と上部電極との間に容量膜が挟まれることによって構成されるＭＩＭキャパシタが知られている。例えば、特許文献１では、下部電極上に容量膜を成膜したのち、上部電極を化学気相成長（以下、ＣＶＤ（chemical vapor depositionの略）という）法によって成膜することでＭＩＭキャパシタを製造している。
特開２０１５−６１９４７号公報
しかしながら、ＣＶＤ法によって上部電極を成膜する場合、上部電極が高抵抗になってしまう。
上部電極をＣＶＤ法によって成膜する場合、下地となる容量膜へのダメージを低減でき、容量膜の信頼性を高めることが可能になるという効果が得られる。このような効果は下地となる容量膜へのダメージの低減によって得られている。したがって、ＣＶＤ法を用いなくても、容量膜へのダメージを低減できれば上部電極の高抵抗化を抑制しつつ容量膜の信頼性を高めることが可能になる。また、ＣＶＤ法を用いることで容量膜へのダメージを低減する場合でも、高抵抗化を抑制できる構成とすれば良いし、さらに容量膜へのダメージを抑制できれば、より容量膜の信頼性を向上させることが可能になる。
本発明は上記点に鑑みて、容量膜へのダメージを抑制することで容量膜の信頼性を高めることができる半導体装置の製造方法を提供することを第１の目的とする。さらに、電極の高抵抗化を抑制することができる半導体装置の製造方法を提供することを第２の目的とする。
上記目的を達成するため、請求項１に記載の発明は、第１電極（３）の形成を行うことと、第１電極の上に、該第１電極に接する容量膜（４）を形成することと、容量膜の上に、該容量膜に接する第２電極（５）を形成することと、を含み、第２電極を形成することは、容量膜の表面に化学気相成長、原子層堆積もしくは有機金属気相成長によって第１層（５ａ）を形成することと、第１層の上に物理気相成長によって第２層（５ｂ）を形成することを含んでいる。
このように、容量膜の表面に化学気相成長、原子層堆積もしくは有機金属気相成長による第１層を形成しているため、容量膜へのダメージを抑制することができる。また、第２電極をすべて化学気相成長、原子層堆積もしくは有機金属気相成長によって形成するのではなく、第１層の上に物理気相成長法によって第２層を形成することで、第２電極の高抵抗化を抑制することも可能となる。したがって、容量膜へのダメージを抑制することができ、容量膜の信頼性を高めることができる半導体装置の製造方法とすることが可能となる。
また、請求項５に記載の発明は、第１電極（３）の形成を行うことと、第１電極の上に、該第１電極に接する容量膜（４）を形成することと、容量膜の上に、該容量膜に接する第２電極（５）を形成することと、を含み、第１電極を形成することは、該第１電極のうち容量膜側の一面に金属酸化膜（３ａ）を形成することを含んでいる。
このように、第１電極のうちの容量膜側の一面に金属酸化膜を形成することで、第１電極のラフネスを解消してより平坦化することが可能となり、容量膜への第１電極のラフネスに起因するダメージを軽減できる。したがって、容量膜へのダメージを抑制することができ、容量膜の信頼性を高めることができる半導体装置の製造方法とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置の製造工程を示した断面図である。 ＭＩＭキャパシタの電特を示した図である。 ＰＶＤ法によって上部電極を形成した場合の容量膜へのダメージを示した断面図である。 ＭＩＭキャパシタの耐圧とワイブル分布との関係を示した図である。 スパッタリングによって上部電極を形成した場合におけるＭＩＭキャパシタの電特を示した図である。 理想状態でのＭＩＭキャパシタ中の電荷の様子を示した図である。 理想状態でのＭＩＭキャパシタの電特を示した図である。 容量膜中にダメージが発生しているときの容量膜および上部電極の界面での原子状態を示した図である。 容量膜中にダメージが発生しているときのＭＩＭキャパシタ中の電荷の様子を示した図である。 容量膜中にダメージが発生しているときのＭＩＭキャパシタ中の電荷の様子を示した図である。 容量膜中にダメージが発生しているときのＭＩＭキャパシタの電特を示した図である。 容量膜中にダメージが発生しているときのＭＩＭキャパシタ中の電荷の様子を示した図である。 容量膜中にダメージが発生しているときのＭＩＭキャパシタの電特を示した図である。 第１実施形態の構造のＭＩＭキャパシタの電特を示した図である。 第１実施形態の構造のＭＩＭキャパシタにおける容量膜および上部電極の界面での原子状態を示した図である。 第２実施形態にかかる半導体装置の断面図である。 第３実施形態にかかるＭＩＭキャパシタの接続構造を示した回路図である。 図１４に示す接続構造を有するＭＩＭキャパシタの電特を示した模式図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。本実施形態では、ＭＩＭキャパシタとして、平板構造のものを例に挙げて説明する。なお、ここで説明するＭＩＭキャパシタを有する半導体装置は、例えばアナログデジタルコンバータ（以下、Ａ／Ｄコンバータという）などに適用される。
図１に示すように、ＭＩＭキャパシタは、例えば、シリコン基板などの半導体基板１の上に絶縁膜２を介して形成される。具体的には、絶縁膜２の上に、下部電極３と容量膜４および上部電極５をその順番に積層することによってＭＩＭキャパシタが構成される。
下部電極３は、第１電極に相当するものであり、一般的な電極材料を用いて構成されており、容量膜４と接する側の一面に金属酸化膜３ａが形成された構造とされている。例えば、下部電極３は、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、銅（Ｃｕ）、不純物がドープされたポリシリコン、金属シリサイドなどの単層膜、もしくは、アルミニウムと銅などの複数の電極材料の積層膜によって形成されている。そして、表面が酸化されることなどによって金属酸化膜３ａが構成されている。
容量膜４は、絶縁膜によって構成されており、本実施形態では下部電極３の上に平面状に形成されている。例えば、容量膜４は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）等の絶縁膜により構成され、必要とされる容量に応じた膜厚とされている。
上部電極５は、第２電極に相当するものであり、一般的な電極材料で構成されている。すなわち、上部電極５は、下部電極３と同様に、アルミニウム、窒化チタン、チタン、銅などの単層膜、もしくは、アルミニウムと銅などの複数の電極材料の積層膜によって形成されている。上部電極５は、下部電極３と同じ材料で構成されていても異なる材料で構成されていても良い。上部電極５のうち容量膜４と接する側の一面はＣＶＤ法もしくは原子層堆積（以下、ＡＬＤ（Atomic layer depositionの略）という）法によって形成された第１層５ａによって構成されている。また、上部電極５のうち第１層５ａに対して容量膜４と反対側は、スパッタリング等の物理気相成長（以下、ＰＶＤ（Physical Vapor Depositionの略））法によって形成された第２層５ｂによって構成されている。第２層５ｂについては、さらにタングステン（Ｗ）や応力が低い金属材料、もしくはポリシリコンなどのよって形成することもできる。
さらに、ＭＩＭキャパシタを覆うように、つまり下部電極３と容量膜４および上部電極５の積層構造を覆うように、テトラエトキシシラン（以下、ＴＥＯＳ（Tetra Ethyl Ortho Silicateの略）という）膜などで構成された層間絶縁膜６が形成されている。そして、層間絶縁膜６のコンタクトホール６ａ内にタングステンプラグなどの接合金属材料が埋め込まれたビア７が形成され、層間絶縁膜６の上に形成されたアルミニウムなどで構成される配線８と上部電極５とが電気的に接続されている。
このような構造によって、本実施形態にかかるＭＩＭキャパシタを備えた半導体装置が構成されている。このように構成される半導体装置に備えられたＭＩＭキャパシタは、下部電極３に繋がる図示しない配線や上部電極５に接続される配線８がそれぞれ半導体基板１に形成される集積回路の所望位置に接続されたり、パッド部を通じて外部に接続されることで使用される。
続いて、図１に示すＭＩＭキャパシタを有する半導体装置の製造方法について、図２を参照して説明する。
〔図２（ａ）に示す工程〕
まず、半導体基板１を用意する。半導体基板１としては、必要に応じて集積回路などを構成する半導体素子などが形成されたものを用いることができる。そして、半導体基板１の上に絶縁膜２を形成したのち、絶縁膜２の表面に下部電極３を形成する。例えば、スパッタリング等のＰＶＤ法によって下部電極３を形成している。なお、ここでは基板として半導体基板１を用いる場合を例に挙げているが、半導体基板ではない基板を用いても良く、絶縁基板を用いれば絶縁膜２を形成しなくても良い。
〔図２（ｂ）に示す工程〕
下部電極３の表層部を酸化することで金属酸化膜３ａを形成する。例えば、Ｏ2ラジカルを主体とするＣＶＤであるＯ2プラズマ酸化または熱酸化などを実施することによって、金属酸化膜３ａを形成することができる。なお、Ｏ2プラズマ酸化としては、ここまでのプロセス中に含まれるＯ2ガス雰囲気によるものも含まれる。例えば、ここまでのプロセス中にドライエッチングが含まれている場合、ドライエッチングガス中に含まれるＯ2ガス雰囲気によるＯ2プラズマ酸化によって金属酸化膜３ａを形成することもできる。一例を挙げると、半導体素子の形成中に実施されるドライエッチングや、絶縁膜２に対して図示しないコンタクトホールを形成したり、下部電極３をパターニングする際のドライエッチングなどが該当する。
下部電極３については、上記した材料を用いて形成できるが、下部電極３を窒化チタンによって構成する場合には、金属酸化膜３ａとして酸化チタン（ＴｉＯ）膜が形成される。
〔図２（ｃ）に示す工程〕
下部電極３の上に容量膜４を成膜する。例えばＣＶＤ法などでシリコン酸化膜を形成することによって容量膜４を形成している。このとき、図２（ｂ）の工程において、金属酸化膜３ａを形成し、かつ、下部電極３自身の酸化によって金属酸化膜３ａを形成していることから、その上に形成される容量膜４のダメージを抑制することが可能となる。すなわち、単に下部電極３を成膜しただけだと下部電極３の表面のラフネス、つまり凹凸によって、下部電極３を下地として形成される容量膜４が不均一な膜厚になるなど、容量膜４にダメージが付与されて膜質を低下させることになる。また、下部電極３の上に、下部電極３とは別の金属による金属酸化膜を形成するような場合も、ラフネスを改善することができない。このため、下部電極３の一面側を下部電極３自身の酸化による金属酸化膜３ａとしておくことで、容量膜４の膜厚の不均一や膜質の低下を抑制できる。また、容量膜４にリークポイントとなるピンホールが形成されることを抑制することも可能となり、初期故障なども抑制できる。そして、下部電極３の一面側に積極的に金属酸化膜３ａを形成することで、表面の凹凸が低減できて電界集中する部分を無くすことも可能となる。
〔図２（ｄ）に示す工程〕
容量膜４の上に上部電極５を成膜する。このとき、まず最初にＣＶＤ法もしくはＡＬＤ法によって第１層５ａを形成し、その後、ＰＶＤ法によって第２層５ｂを形成することで上部電極５を成膜している。
容量膜４の上に直接ＰＶＤ法によって上部電極５を形成すると、容量膜４にダメージが生じる。このため、まずは容量膜４へのダメージが発生し難いＣＶＤ法もしくはＡＬＤ法によって第１層５ａを形成する。ただし、ＣＶＤ法もしくはＡＬＤ法によって形成される第１層５ａは不純物が入り易く、低抵抗化を図ることが難しいため、上部電極５のすべてをＣＶＤ法もしくはＡＬＤ法によって形成するのではなく、第１層５ａの上にＰＶＤ法による第２層５ｂを形成する。ＰＶＤ法によって形成される第２層５ｂは、ＣＶＤ法やＡＬＤ法によって形成される第１層５ａと比較して不純物が入り込み難く抵抗値が低い。このため、第１層５ａと第２層５ｂとの積層膜とすることで、容量膜４へのダメージを抑制しつつ、上部電極５の低抵抗化を図ることが可能となる。
この後の工程については図示しないが、例えば所定のマスクを用いて上部電極５および容量膜４をパターニングしたのち、その上に層間絶縁膜６を形成する工程を行う。そして、所定のマスクを用いて層間絶縁膜６に対してコンタクトホール６ａを形成したのち、コンタクトホール６ａ内にタングステンプラグなどの接合金属材料の埋め込み工程を行うことでビア７を形成する。そして、層間絶縁膜６の上にアルミニウムなどの金属層を成膜したのち、所定のマスクによってパターニングすることで配線８を形成する。これにより、図１に示したＭＩＭキャパシタを有する半導体装置を製造することができる。
ここで、ＭＩＭキャパシタにおける容量−電圧特性（以下、電特という）の変化メカニズムについて説明する。
ＭＩＭキャパシタをＡ／Ｄコンバータに適用した場合、アナログ入力に対してデジタル出力を行うにあたり、ＭＩＭキャパシタの電特の影響がＡ／Ｄ変換の変換誤差として表れる。例えばＭＩＭキャパシタの電特は図３のように放物線状の関係となるが、ＭＩＭキャパシタに印加される電圧の変化に対して容量変化が小さいほど電特が良好であり、Ａ／Ｄ変換の変換誤差も小さくすることができる。このため、Ａ／ＤコンバータにＭＩＭキャパシタを適用する場合には、ＭＩＭキャパシタの電特を良好にすることが重要であり、それによってＡ／Ｄコンバータの変換精度を高精度にすることが可能になる。
このＭＩＭキャパシタの電特について調べたところ、容量膜４の膜質が影響していることが確認された。すなわち、容量膜４にダメージが入っていて、容量膜４の膜質が良好でないと、そのダメージが影響してＭＩＭキャパシタの電特が悪化することが確認された。そして、その原因について調べたところ、１つは容量膜４の上に形成する上部電極５をＰＶＤ法によって形成していることが原因であることが判り、もう一つは容量膜４を形成する際の下地となる下部電極３の表面のラフネスが原因であることが分かった。
下部電極３の表面のラフネスについては、下部電極３を形成すると必然的にできるものであり、単純にＰＶＤ法などによって下部電極３を形成しただけでは下部電極３の表面の平坦性を担保できない。これが原因となって、容量膜４に欠陥などのダメージが発生することになる。
また、容量膜４の上にＰＶＤ法、例えばスパッタリングによって上部電極５を形成した場合、図４に示すようにスパッタリングによる物理的ダメージが発生する。特に、容量膜４中に欠陥などに起因して強度的に弱い部分が存在すると、スパッタリングによる物理的ダメージの進行を助長させる。スパッタリングを行った後のＭＩＭキャパシタの試料について、耐圧とワイブル分布を確認したところ、図５中破線に示す結果となった。この図に示されるように、良品であれば３０［Ｖ］以上の耐圧が得られるのに対して、３０［Ｖ］未満の耐圧しか得られない試料も複数存在していた。この結果からも、スパッタリングによるダメージに起因して容量膜４の信頼性が低下し、所望の耐圧が得られていないことが分かる。
また、容量膜４の上にＰＶＤ法、例えばスパッタリングによって上部電極５を形成した場合において、ＭＩＭキャパシタの電特を調べたところ、図６の結果となった。この図に示すように、ＭＩＭキャパシタに印加する電圧（Ｖ）に対するＭＩＭキャパシタの容量変化Ｃ／Ｃｏで示される電特が放物線状の関係となる。この電特における破線で囲んだ部分を二次関数近似したときに、近似二次関数における一次係数は放物線の頂点に対する接線の傾きと対応し、二次係数は放物線の開き具合と対応している。図６に示される電特においては、一次係数が３８．５ｐｐｍ／Ｖ、二次係数が−６．９ｐｐｍ／Ｖ2となった。
ＭＩＭキャパシタでは、容量膜４に欠陥が無い理想状態であれば、図７Ａに示すように下部電極３と上部電極５との電荷がバランスする。このため、図７Ｂに示すようにＭＩＭキャパシタに印加する電圧（Ｖ）に対する容量変化Ｃ／Ｃｏがどの電圧においても一定となり、容量変化Ｃ／Ｃｏが電圧（Ｖ）に依存しないという電特になる。
しかしながら、ＰＶＤ法によって容量膜４を形成したことや下地となる下部電極３のラフネスに基づく容量膜４へのダメージが発生すると、図８に示すように、容量膜４中の結晶構造が壊れ、ダングリングボンド（つまり未接合手）が発生する。このダングリングボンドに電荷がトラップされ、ＭＩＭキャパシタの電特の変化が大きくなる。このため、図９Ａおよび図９Ｂに示すように、上部電極５に対してマイナス電位をバイアスしたときも、プラス電位をバイアスしたときにも、バイアスの正負に依存して電荷が増減する。この影響で、図９Ｃに示すように、ＭＩＭキャパシタに印加する電圧（Ｖ）に対する容量変化Ｃ／Ｃｏ、つまり電特が一定とならずに傾きが生じる。この電特の傾きは一次係数を主体とした線形的な変化となり、トラップされる電荷量などによって図中矢印で示したように変わる。
また、容量膜４中に欠陥が存在すると、図１０Ａに示すように、その欠陥による配向分極による電界打消しが生じる。これにより、図１０Ｂに示すように、二次係数を主体として電特が図中矢印で示したように曲線変化する。
このように、容量膜４の欠陥の存在により、一次係数および二次係数が変化し、ＭＩＭキャパシタの電特が一定にならない。
したがって、上記したように、下部電極３に金属酸化膜３ａを形成したり、上部電極５を形成する際に最初にＣＶＤ法もしくはＡＬＤ法によって第１層５ａを形成することで、容量膜４へのダメージを抑制でき、ＭＩＭキャパシタの電特を一定に近づけることができる。
そして、第１層５ａを形成することで容量膜４へのダメージの発生を抑制した場合、図５中実線で示すように、ダメージが発生している場合と比較して、容量膜４の耐圧信頼性を確保できるという結果が得られた。また、第１層５ａを形成する場合においてＭＩＭキャパシタの電特を調べたところ、図１１に示すように、電特がほぼ直線状になった。この電特を二次関数近似すると、近似二次関数における一次係数が２１．５ｐｐｍ／Ｖ、二次係数が−１．２ｐｐｍ／Ｖ2となった。この結果からも、近似二次関数がほぼ直線状になっていることが判る。
このように、容量膜４へのダメージがＭＩＭキャパシタの電特に影響を与えており、容量膜４へのダメージは、主に、下部電極３のラフネスによるものと上部電極５の形成時の物理的ダメージによるものである。
したがって、上記したように、下部電極３のラフネスを解消してより平坦化することで、容量膜４への下部電極３のラフネスに起因するダメージを軽減でき、上部電極５の第１層５ａをＣＶＤ法などによって形成することで容量膜４への物理的ダメージを軽減できる。例えば、図１２に示すように、容量膜４中の結晶構造が整った状態となり、ダングリングボンドが減少する。これにより、容量膜４へのダメージを抑制して容量膜４の信頼性を高めることができるキャパシタを有する半導体装置を製造方法とすることが可能となる。また、上部電極５をすべてＣＶＤ法などによって形成するのではなく、第１層５ａの上にＰＶＤ法などによって第２層５ｂを形成することで、上部電極５の高抵抗化を抑制することも可能となる。
このようにして、容量膜５へのダメージを抑制することができ、容量膜５の信頼性を高めることができる半導体装置の製造方法とすることが可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して容量膜４や上部電極５の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１３に示すように、本実施形態では、下部電極３の上に層間絶縁膜１０が形成されており、この層間絶縁膜１０を貫通するように形成されたトレンチ１０ａ内に入り込むように容量膜４および上部電極５が形成されている。トレンチ１０ａからは下部電極３が露出させられており、下部電極３のうち露出させられている部分に接するように容量膜４および上部電極５が順に積層されている。そして、さらに上部電極５の上に層間絶縁膜６と配線８が順に形成されており、層間絶縁膜６のコンタクトホール６ａ内に形成されたビア７を通じて配線８が上部電極５と電気的に接続されている。
このように、本実施形態では、トレンチ１０ａ内に容量膜４および上部電極５が入り込むように形成されたトレンチ構造のＭＩＭキャパシタとしている。このような構造のＭＩＭキャパシタにおいても、下部電極３の一面側に金属酸化膜３ａを形成したり、上部電極５に第１層５ａを形成することで、第１実施形態と同様の効果を得ることができる。
なお、このような構造のＭＩＭキャパシタを有する半導体装置の製造方法は、基本的には第１実施形態と同様であるが、容量膜４や上部電極５などの製造工程については第１実施形態の製造方法から変更することになる。具体的には、図２（ｃ）に示す工程の前に、ＴＥＯＳ膜などによって層間絶縁膜１０を成膜したのち、図示しないマスクを用いて層間絶縁膜１０に対してトレンチ１０ａを形成する。その後、図２（ｃ）に示す工程以降の工程を順に行う。このような製造方法により、本実施形態のＭＩＭキャパシタを有する半導体装置を製造することができる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態で説明したＭＩＭキャパシタを用いて逆接キャパシタを構成するものであり、ＭＩＭキャパシタの構成自体は第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
図１４に示すように、本実施形態では、第１、第２実施形態で示したＭＩＭキャパシタを２つ備えている。そして、一方のＭＩＭキャパシタＣ１の上部電極５と他方のＭＩＭキャパシタＣ２の下部電極３とを電気的に接続するとともに、一方のＭＩＭキャパシタＣ１の下部電極３と他方のＭＩＭキャパシタＣ２の上部電極５とを電気的に接続している。
このように、２つのＭＩＭキャパシタＣ１、Ｃ２を互いに逆接続することで、それぞれの電特を足し合わせることができる。すなわち、図１５に示すように、一方のＭＩＭキャパシタＣ１の電特が電圧（Ｖ）の増加に基づいて容量変化Ｃ／Ｃｏが増加する特性となり、他方のＭＩＭキャパシタＣ１の電特が電圧（Ｖ）の増加に基づいて容量変化Ｃ／Ｃｏが減少する特性となる。このため、これら２つのＭＩＭキャパシタＣ１、Ｃ２の電特を足し合わせると、互いの電特の傾斜が打ち消しあい、平坦に近い電特になる。このように、電特の直線成分、つまり一次係数を相殺することが可能となり、一定に近い電特を得ることが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、下部電極３の一面側に金属酸化膜３ａを形成することと、上部電極５に第１層５ａを形成することの両方を行うようにしているが、少なくとも一方を行うことで、容量膜４の膜質の改善をできる。ただし、両方共に行うことで、より容量膜４の膜質の改善効果を向上させられ、より容量膜４の信頼性を高めることが可能となる。
また、上部電極５を第１層５ａの上に第２層５ｂを形成する構造としたが、第２層５ｂについては必ずしも必要ではない。つまり、第１層５ａに対して直接ビア７が接続される構造であっても良い。
また、容量膜４の構成材料として、シリコン酸化膜、シリコン窒化膜などの絶縁膜を例に挙げたが、酸化アルミニウム（Ａｌ2Ｏ3）などの他の絶縁膜であっても良いし、複数種類の絶縁膜の積層構造であっても良い。
また、上部電極５における第１層５ａの成膜方法として、ＣＶＤ法やＡＬＤ法を例に挙げたが、有機金属気相成長（ＭＯＣＶＤ（metal organic chemical vapor deposition））法によって第１層５ａを形成しても良い。
なお、上記実施形態では、第１電極を下部電極、第２電極を上部電極とする構造について説明したが、これは一例であり、本発明は、メタルインシュレータメタル構造のキャパシタを構成する第１電極と第２電極とを備えた構造に対して適用可能である。
１ 半導体基板
２ 絶縁膜
３ 下部電極
３ａ 金属酸化膜
４ 容量膜
５ 上部電極
５ａ 第1層
５ｂ 第２層
１０ 層間絶縁膜
１０ａ トレンチ

Claims (6)

  1. メタルインシュレータメタル構造のキャパシタを有する半導体装置の製造方法であって、
    第１電極（３）の形成を行うことと、
    前記第１電極の上に、該第１電極に接する容量膜（４）を形成することと、
    前記容量膜の上に、該容量膜に接する第２電極（５）を形成することと、を含み、
    前記第２電極を形成することは、前記容量膜の表面に化学気相成長、原子層堆積もしくは有機金属気相成長によって第１層（５ａ）を形成することと、前記第１層の上に物理気相成長によって第２層（５ｂ）を形成することを含んでいる半導体装置の製造方法。
  2. 前記第１層を形成することは、該第１層として、アルミニウム、窒化チタン、チタン、銅のいずれか１つで構成される単層膜もしくは複数で構成される積層膜を形成することである請求項１に記載の半導体装置の製造方法。
  3. 前記第２層を形成することは、該第２層として、アルミニウム、窒化チタン、チタン、銅、タングステンのいずれかによって構成される膜を形成することである請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１電極を形成することは、該第１電極のうち前記容量膜側の一面に金属酸化膜（３ａ）を形成することを含んでいる請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
  5. メタルインシュレータメタル構造のキャパシタを有する半導体装置の製造方法であって、
    第１電極（３）の形成を行うことと、
    前記第１電極の上に、該第１電極に接する容量膜（４）を形成することと、
    前記容量膜の上に、該容量膜に接する第２電極（５）を形成することと、を含み、
    前記第１電極を形成することは、該第１電極のうち前記容量膜側の一面に金属酸化膜（３ａ）を形成することを含んでいる半導体装置の製造方法。
  6. 前記金属酸化膜を形成することは、前記第１電極の一面に対してＯ2ラジカルを主体とするＣＶＤであるＯ2プラズマ酸化を行うこと、または熱酸化を行うことで前記金属酸化膜を形成することを含んでいる請求項４または５に記載の半導体装置の製造方法。
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