TW202401841A - 金屬絕緣體金屬電容器結構及其製造方法 - Google Patents
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Abstract
本揭露係有關一種半導體結構及一種製造方法，且更特定而言係有關一種3D金屬絕緣體金屬(MIM)電容器結構。該MIM電容器結構包含形成於一基板之一頂表面上之一第一電容器電極、形成於該第一電容器電極之頂表面及側表面上及該基板之該頂表面上之一介電質層及形成於該介電質層之頂表面及側表面上之一第二電容器電極。該第一電容器電極具有一第一寬度。該第二電容器電極具有大於該第一寬度之一第二寬度。
Description
本發明實施例係有關金屬絕緣體金屬電容器結構及其製造方法。
半導體積體電路(IC)工業已經歷指數式增長。IC材料及設計之技術進步已產生一代又一代IC，其中每一代具有比先前一代越來越小且更複雜之電路。在IC演變進程中，功能密度(例如，每晶片面積之互連裝置數量)已大幅增加，而幾何形狀大小(例如，可使用一製作製程形成之最小組件或線)已降低。三維(3D)IC封裝之持續開發需要將諸如金屬絕緣體金屬(MIM)電容器之解耦電容器整合至3D IC封裝以利用內部互連件來改良電壓穩定性。
本發明的一實施例係關於一種電容器結構，其包括：一第一電容器電極，其形成於一基板之一頂表面上，其中該第一電容器電極具有一第一寬度；一介電質層，其形成於該第一電容器電極之頂表面及側表面上及該基板之該頂表面上；及一第二電容器電極，其形成於該介電質層之頂表面及側表面上，其中該第二電容器電極具有大於該第一寬度之一第二寬度。
本發明的一實施例係關於一種具有一電容器結構之系統，其包括：一再分佈層；及一電容器結構，其包括：一第一電容器電極；一介電質層，其形成於該第一電容器電極之頂表面及側表面上；及一第二電容器電極，其形成於該介電質層之頂表面及側表面上；一第一互連結構，其將該第一電容器電極電連接至該再分佈層；及一第二互連結構，其將該第二電容器電極電連接至該再分佈層。
本發明的一實施例係關於一種製造一電容器結構之方法，其包括：在一基板之一頂表面上形成一第一電容器電極，其中該第一電容器電極具有一第一寬度；在該第一電容器電極及該基板之該頂表面上形成一介電質層，其中該介電質層具有一第二寬度及一厚度，且其中該第二寬度大於該第一寬度與該厚度之一總和；及在該介電質層之頂表面及側表面上形成一第二電容器電極。
以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及佈置之特定實例以簡化本揭露。當然，此等僅係實例且並不意欲係限制性的。舉例而言，在以下闡述中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。如本文中所使用，一第一構件在一第二構件上形成意指第一構件與第二構件直接接觸地形成。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複本身並不指示所論述之各種實施例及/或組態之間的一關係。
此外，本文中為易於闡述可使用空間相對術語(例如「下方」、「下面」、「下部」、「上面」、「上部」等等)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置的除圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對闡述語。
應注意，說明書中提及之「一個實施例」、「一實施例」、「一實例性實施例」等指示所闡述實施例可包含特定特徵、結構或特性，但每一實施例可不必包含該特定特徵、結構或特性。而且，此等短語未必指代同一實施例。此外，當結合一實施例闡述一特定特徵、結構或特性時，應認為：無論是否明確闡述，結合其他實施例實現此特徵、結構或特性在熟悉此項技術者之知識範圍內。
應理解，本文中之措辭或術語係出於闡述而非限制之目的，使得本說明書之術語或措辭將由熟悉相關技術者依據本文中之教示加以解釋。
在一些實施例中，術語「約」及「實質上」可指示一給定量之一值，可在該值之20%內變化(例如，該值之±1%、±2%、±3%、±4%、±5%、±10%、±20%)。此等值僅係實例且並不意欲係限制性的。術語「約」及「實質上」可指代該等值之一百分比，如由熟悉相關技術者依據本文中之教示加以解釋。
電容器係半導體裝置中用於儲存電荷之元件。舉例而言，電容器用於濾波器、類比轉數位轉換器、記憶體裝置、控制應用、解耦電容器及諸多其他類型之半導體裝置中。在一晶片製作製程中，解耦電容器可內置於晶片中以防止電壓尖峰且過濾一電力供應或一電訊號中之雜訊。電壓波動及噪聲可影響半導體裝置之訊號完整性、可靠性及速度。將解耦電容器整合至半導體裝置之三維(3D)IC封裝中具有電壓穩定及內部互連之益處，藉此降低時間延遲。
一種類型之電容器係一金屬絕緣體金屬(MIM)電容器。MIM電容器可形成有與夾在其之間的一介電質層並行之兩個導電電容器板。隨著技術進步，積體電路表徵為降低勝過先前一代裝置的尺寸要求。亦降低電容器之尺寸，此可導致減小之電容。然而，在一些應用中，需要一較高電容來維持及改良裝置電效能。
電容可受若干種因素影響，諸如，介電質層之介電質材料之介電係數、電容器板之尺寸及分離電容器板之距離。具體而言，根據以下平行板電容方程式，電容與介電係數及電容器板之有效表面積成正比，而與電容器板之間的分離成反比：
其中
C係MIM電容器之電容，
k係MIM電容器中之介電質層之介電係數，
ɛ o 係自由空間之介電係數，
A係MIM電容器中之電容器板之面積，且
d係MIM電容器之電容器板之間的距離(例如，介電質層之厚度)。舉例而言，一較大介電係數或電容器板尺寸可增加電容，而電容器板之間的一較大分離可減小電容。
此外，調整此等因素以增加電容可引起若干種問題。舉例而言，用較高介電係數(亦即，高k)介電質材料替換介電質層可易發更嚴重的高介電係數材料損壞。高介電係數材料可在後續電容器板蝕刻製程期間被損壞，尤其在電容器板隅角周圍。高介電係數材料損壞可導致電容器板之間之高洩漏電流及使MIM電容器之可靠性降級之脫層缺陷。
根據本揭露之各種實施例提供在一半導體結構中形成一MIM電容器結構以增加每單位面積電容且降低高介電係數材料損壞之方法。可在一基板上形成一第一電極層。可在第一電極層上保形地形成具有一較高介電係數之一高介電係數材料以減小MIM電容器結構之電容。可在高介電係數材料上形成一第二電極層以覆蓋第一電極層及基板。第二電極層可具有大於第一電極層之一寬度以保護高介電係數材料免受後續蝕刻損壞。根據本揭露之一些實施例，MIM電容器結構包含以下益處：(i)一較高每單位面積電容；(ii)對高介電係數材料之損壞之一減小；(iii)MIM電容器結構之電流洩漏之一減小，舉例而言，減小約兩個數量級；及(iv)MIM電容器之可靠性改良。
圖1A至圖1D圖解說明根據一些實施例之具有一金屬絕緣體金屬(MIM)電容器結構111之半導體結構100之剖面圖、示意圖及俯瞰圖。根據一些實施例，圖1A圖解說明沿著圖1B中之線A-A之半導體結構100之剖面圖，圖1B圖解說明半導體結構100之俯瞰圖，圖1C圖解說明MIM電容器結構111之電容器板連接之示意圖，且圖1D圖解說明沿著圖1B中之線B-B之MIM電容器結構111之剖面圖。如圖1A至圖1D中所展示，半導體結構100可包含：一基板110，其具有一半導體裝置101及互連件103、105及107；一蝕刻停止層(ESL)120、一第一鈍化層130、MIM電容器結構111、再分佈通路116及118；一第二鈍化層140及再分佈結構150A至150C。MIM電容器結構111放置在第一鈍化層130上且可包含一第一電容器電極102、一第一介電質層104、一第二電容器電極106、一第二介電質層112、一第三電容器電極122、一第三介電質層124及一第四電容器電極126。MIM電容器結構111之電容可由若干個參數來判定，諸如，介電質層104、112及124之一介電係數，第一、第二、第三及第四電容器電極102、106、122及126之間的重疊板尺寸，以及它們之間的電容器板分離(例如，介電質層104、112及124之厚度)。
參考圖1A至圖1D，MIM電容器結構111可形成於基板110上。互連件103、105及107以及再分佈通路114、116及118可將半導體裝置101連接至基板110、連接至再分佈結構150A至150C。再分佈通路116可連接至互連件105以及MIM電容器結構111之第一及第三電容器電極102及122。再分佈通路118可連接至互連件107以及MIM電容器結構111之第二及第四電容器電極106及126。再分佈通路114可連接至互連件103而不連接至第一、第二、第三及第四電容器電極102、106、122及126。MIM電容器結構111可防止電壓尖峰且過濾穿過再分佈通路116及118至半導體裝置101之一電力供應或一電訊號之雜訊。
在一些實施例中，基板110可包含一矽(Si)基板。在一些實施例中，基板110可包含：(i)另一元素半導體，諸如，鍺(Ge)；(ii)一化合物半導體，諸如，碳化矽(SiC)；(iii)一合金半導體，諸如，矽鍺(SiGe)；或(iv)其組合。在一些實施例中，基板110可包含一絕緣體上半導體(SOI)。在一些實施例中，基板110可包含磊晶材料。半導體裝置101可形成於基板110上。在一些實施例中，半導體裝置101可包含一邏輯裝置、一記憶體裝置及其他適合半導體裝置。互連件103、105及107將半導體裝置101連接至再分佈結構150A至150C以及半導體結構100之其他部件或包含半導體結構100之IC封裝。在一些實施例中，互連件103、105及107可包含任何適合導電材料，諸如，鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、釕(Ru)、一種矽化物材料及一種導電氮化物材料。
根據一些實施例，ESL120可放置在基板110以在形成再分佈通路114、116及118期間保護互連件103、105及107。在第一鈍化層130之一蝕刻期間，ESL120可充當蝕刻停止點。在一些實施例中，ESL120可包含由矽、碳及/或氮構成之一介電質材料。在一些實施例中，ESL120中之一碳濃度可介於自約20%至約40%之範圍以改良ESL120與第一鈍化層130之間的一蝕刻選擇性。在一些實施例中，ESL120與第一鈍化層130之間的蝕刻選擇性可介於自約5至約50之範圍。在一些實施例中，ESL120可包含一層氮化碳矽(SiCN)、一層氧碳氮化矽(SiOCN)、一層碳氧化矽(SiOC)或其一組合。在一些實施例中，ESL120可具有介於自約50 nm至約250 nm之範圍之一厚度120t。若厚度120t小於約50 nm，則蝕刻製程可不有效地在ESL120上停止。若厚度120t大於約250 nm，則ESL120之蝕刻停止效應可不改良且製造成本可增加-此二者皆係不期望的。
根據一些實施例，第一鈍化層130可放置在ESL120上以保護基板110上之半導體裝置及結構免受水蒸氣及其他污染缺陷之影響。第一鈍化層130可包含由矽及氮構成之一介電質材料。在一些實施例中，第一鈍化層130可包含一層氮化矽(SiN)、一層氮化矽硼(SiBN)或其一組合。在一些實施例中，第一鈍化層130可具有介於自約300 nm至約900 nm之範圍之一厚度130t。若厚度130t小於約300 nm，則第一鈍化層130可不保護基板110免受水蒸氣及其他污染缺陷之影響。若厚度130t大於約900 nm，則第一鈍化層130之鈍化效用可不改良且製造成本可增加-此二者皆係不期望的。
MIM電容器結構111可放置在第一鈍化層130上以防止電壓尖峰且過濾穿過再分佈通路114、116及118之一電力供應或一電訊號之雜訊。再分佈通路114、116及118可將再分佈結構150A至150C連接至互連件103、105及107。電力供應或電訊號可透過再分佈結構150A至150C、再分佈通路114、116及118及互連件103、105及107提供至基板110上之半導體裝置101。如圖1C中所圖解說明，再分佈通路116可連接至第一及第三電容器電極102及122。再分佈通路118可連接至第二及第四電容器電極106及126。第一、第二、第三及第四電容器電極102、106、122及126可形成MIM電容器結構111之電容器142、144及146。電容器142、144及146可並聯連接在再分佈通路116與118之間，從而增加MIM電容器結構111之電容。
如圖1D中所展示，MIM電容器結構111可包含彼此上下堆疊在一起的第一電容器電極102、第一介電質層104、第二電容器電極106、第二介電質層112、第三電容器電極122、第三介電質層124及第四電容器電極126。第一電容器電極102可放置在第一鈍化層130上。在一些實施例中，電容器142、144及146中之每一者可具有一頂部電極及一底部電極。在一些實施例中，一電容器中之一頂部電極可充當上面的另一電容器中之一底部電極。舉例而言，如圖1C及圖1D中所展示，第一電容器電極102可充當電容器142之一底部電極且第二電容器電極106可充當電容器142之一頂部電極。同時，第二電容器電極106亦可充當電容器144之一底部電極。
在一些實施例中，第一、第二、第三及第四電容器電極102、106、122及126可包含一導電材料，諸如，一鋁銅合金(AlCu)、氮化鉭(TiN)、Al、Cu、W、金屬矽化物、其他適合之金屬或金屬合金及其組合。在一些實施例中，第一、第二、第三及第四電容器電極102、106、122及126可包含相同之導電材料或不同之導電材料。在一些實施例中，第一、第二、第三及第四電容器電極102、106、122及126中之每一者可包含多於一個層。在一些實施例中，第一、第二、第三及第四電容器電極102、106、122及126可具有介於自約20 nm至約80 nm之範圍之厚度102t、106t、122t及126t。若厚度102t、106t、122t或126t小於約20 nm，則電容器電極102、106、122及126可不係實質上均勻的且電容器電極之電阻可增加。若厚度102t、106t、122t及126t大於約80 nm，則電容器電極102、106、122及126可不改良且製造成本可增加-此二者皆係不期望的。在一些實施例中，第一、第二、第三及第四電容器電極102、106、122及126可具有相同之厚度或不同之厚度。
第一、第二及第三介電質層104、112及124可放置在第一、第二、第三及第四電容器電極102、106、122及126之間，如圖1D中所展示。第一、第二及第三介電質層104、112及124可包含一高介電係數材料。高介電係數材料可具有介於約3.9與約1000之間的一介電係數以增加MIM電容器結構111之電容。若介電係數小於約3.9，則介電質材料可不減小MIM電容器結構111之電容。在一些實施例中，第一、第二及第三介電質層104、112及124可包含任何適合之介電質材料，諸如，氮化矽(SiN
x)、氧化鉿(HfO
2)、其他適合之介電質材料及其組合。在一些實施例中，第一、第二及第三介電質層104、112及124中之每一者可包含相同之高介電係數材料或不同之高介電係數材料。在一些實施例中，第一、第二及第三介電質層104、112及124中之每一者可包含一或多個層。在一些實施例中，第一、第二及第三介電質層104、112及124可具有介於自約1 nm至約10 nm之範圍之厚度104t、112t及124t。在一些實施例中，厚度102t對厚度104t、厚度106t對厚度112t或厚度122t對厚度124t之一比率可介於自約2至約50之範圍。若厚度104t、112t或124t小於約1 nm、或比率大於約50，則電容器電極之間的洩漏電流可增加。若厚度104t、112t及124t大於約10 nm、或比率小於約2，則MIM電容器結構111之電容可降低。
在一些實施例中，電容器電極102、106、122及126中之一頂部電極可具有比一底部電極大之一大小以覆蓋介電質層104、112及124且防止高介電係數材料損壞。對於比一底部電極小之一頂部電極，對頂部電極與底部電極之間的介電質層之損壞可隨電容器電極數目增加而聚集。每一次，在形成一額外頂部電極期間，介電質層可因額外頂部電極之蝕刻製程而曝露且損壞。一較大頂部電極可保護介電質層免受蝕刻損壞。舉例而言，如圖2A及圖2B中所展示，頂部第二電容器電極106可具有比底部第一電容器電極102大之一寬度。
圖2A及圖2B圖解說明根據一些實施例之MIM電容器結構111中之放大區115之剖面圖及俯瞰圖。在一些實施例中，第一電容器電極102可具有介於自約1 um至約50 um之範圍之一寬度102w。第一介電質層104可具有介於自約25 um至約250 um之範圍之一寬度104w。第二電容器電極106可具有介於自約25 um至約250 um之範圍之一寬度106w。在一些實施例中，寬度104w可大於寬度102w以確保完全覆蓋第一電容器電極102上之高介電係數材料。在一些實施例中，寬度104w可大於寬度102w與厚度104t之一總和以確保完全覆蓋第一電容器電極102上之高介電係數材料。104w與102w之間的一差可介於自約0.2 um至約225 um之範圍。在一些實施例中，寬度106w可大於寬度102w以確保第一電容器電極102被第二電容器電極106完全覆蓋。寬度106w與寬度102w之間的一差可介於自約0.2 um至約225 um之範圍。在一些實施例中，寬度106w對寬度102w之一比率可介於自約1至約10之範圍。若比率小於約1，則第二電容器電極106可不覆蓋第一電容器電極102及第一介電質層104，且第一介電質層104可在後續蝕刻製程期間被損壞。若比率大於約25，則MIM電容器結構111之電容可不增加且製造成本可增加-此二者皆係不期望的。
在一高介電係數材料用於介電質層104、112及124且電容器電極102、106、122及126之一頂部電極大於一底部電極之情形下，MIM電容器結構111可達成一較高每單位面積電容。另外，由於較大頂部電極(例如，第二電容器電極106)可保護頂部電極與底部電極(例如，第一電容器電極102與第二電容器電極106)之間的介電質層(例如，第一介電質層104)，因此可保護介電質層中之高介電係數材料免受後續蝕刻損壞。在較大頂部電極之保護以及介電質層之經減小損壞之情形下，在室溫下，頂部電極與底部電極之間的洩漏電流可減小舉例而言約兩個數量級(例如，自約8E-11 A至約7E-13 A)。另外，MIM電容器結構111之可靠性亦可因介電質層之經減小損壞而得以改良。
參考圖1A至圖1D，根據一些實施例，第二鈍化層140可放置在MIM電容器結構111上以保護MIM電容器結構111免受水蒸氣及其他污染缺陷之影響。在一些實施例中，第二鈍化層140可包含與第一鈍化層130相同之介電質材料。在一些實施例中，第二鈍化層140可包含一SiN層、一SiBN層或其一組合。在一些實施例中，第二鈍化層140可具有介於自約500 nm至約1000 nm之範圍之一厚度140t。
再分佈通路114、116及118可分別提供互連件103、105及107與再分佈結構150A至150C之間的電連接。在一些實施例中，如圖1A至圖1C中所展示，再分佈通路116可連接至互連件105以及第一及第三電容器電極102及122。再分佈通路118可連接至互連件107以及第二及第四電容器電極106及126。再分佈通路114可連接至互連件103而不連接至電容器電極102、106、122及126。再分佈通路114、116及118可將MIM電容器結構111及半導體裝置101電連接至再分佈結構150A至150C。再分佈通路114、116及118可形成於ESL120、第一及第二鈍化層130及140中。再分佈通路114、116及118可延伸穿過電容器電極102、106、122及126(如圖1C中所展示)以連接至電容器電極。以下詳細地闡述形成連接至電容器電極102、106、122及126之再分佈通路114、116及118之製程。在一些實施例中，再分佈通路114、116及118可包含Cu、Al、Co、Ti、Ru、其他適合之導電材料及其組合。
再分佈結構150A至150C可放置在第二鈍化層140且分別電連接至再分佈通路114、116及118。再分佈結構150A至150C可將MIM電容器結構111及半導體裝置101連接至半導體結構100之外部裝置或周邊電路。在一些實施例中，再分佈結構150A至150C可包含Cu、Al、Co、Ti、Ru、其他適合之導電材料及其組合。
圖3至圖5分別圖解說明根據一些實施例之MIM電容器結構300、400及500之剖面圖。在一些實施例中，MIM電容器結構300、400及500中之電容器電極及介電質層可包含與MIM電容器結構111中之電容器電極及介電質層相同之材料且具有相同之尺寸。在一些實施例中，一MIM電容器結構中之電容器電極及介電質層之數目可大於或小於MIM電容器結構111、300、400及500中之電容器電極及介電質層之數目。如圖3中所展示，一MIM電容器結構300可包含一第一電容器電極302、一第一介電質層304、一第二電容器電極306、一第二介電質層312及一第三電容器電極322。具有較少電容器電極及介電質層之MIM電容器結構300可具有比MIM電容器結構111小之一電容。如圖4中所展示，一MIM電容器結構400可包含一第一電容器電極402、一第一介電質層404、一第二電容器電極406、一第二介電質層412、一第三電容器電極422、一第三介電質層424、一第四電容器電極426、一第四介電質層434及一第五電容器電極432。具有更多電容器電極及介電質層之MIM電容器結構400可具有比MIM電容器結構111大之一電容。
在一些實施例中，MIM電容器結構111、300及400之介電質層在電容器電極之隅角處可具有不均勻性缺陷。舉例而言，如圖1D中所展示，在沉積第二電容器電極106期間，懸伸缺陷可形成於第一電容器電極102之邊緣及第二電容器電極106之隅角處。在後續沉積第二介電質層112期間，懸伸缺陷可使第二介電質層112之均勻性降級且導致第二介電質層112圍繞第二電容器電極106之隅角之連續性問題。第二介電質層112之均勻性及連續性降低可增加第二電容器電極106與第三電容器電極122之間的洩漏。在一些實施例中，隨著保形沉積製程之改良，諸如，原子層沉積(ALD)及化學氣相沉積(CVD)，MIM電容器結構111、300及400中之不均勻性缺陷可減少舉例而言大約四個數量級。
在一些實施例中，如圖5中所展示，一MIM電容器結構500可具有經改良均勻性及經減小介電質層損壞兩者。參考圖5，MIM電容器結構500可包含一第一電容器電極502、一第一介電質層504、一第二電容器電極506、一第二介電質層512、一第三電容器電極522、一第三介電質層524、一第四電容器電極526、一第四介電質層534及一第五電容器電極532。第二電容器電極506可小於第一電容器電極502，第三電容器電極522可小於第二電容器電極506且第四電容器電極526可小於第三電容器電極522。此等尺寸差可改良MIM電容器結構500之均勻性。同時，第五電容器電極532可大於第一、第二、第三及第四電容器電極502、506、522及526，此可減小對介電質層504、512、524及534之蝕刻損壞。因此，MIM電容器結構500可具有一個較大頂部電容器電極(例如，第五電容器電極532)及三個較小頂部電容器電極(例如，電容器電極526、522及506)用於改良均勻性及減小介電質層損壞。在一些實施例中，MIM電容器結構500中之較大頂部電容器電極之數目可大於1。舉例而言，MIM電容器結構500可具有兩個較大頂部電容器電極(例如，電容器電極532及526)及兩個較小頂部電容器電極(例如，電容器電極522及506)。
圖6係根據一些實施例用於製作一MIM電容器結構之一方法600之一流程圖。方法600可不限於MIM電容器結構111、300、400及500且可應用於將受益於經增加電容及經減小介電質層損壞之其他裝置。額外製作操作可在方法600之各種操作之間執行且可僅出於清晰且便於闡述而忽略。可在方法600之前、期間或之後提供額外製程；此等額外製程中之一或多者在本文中簡要闡述。此外，可不需要所有操作來執行本文中提供之揭露。另外，該等操作中之一些操作可同時執行或以不同於圖6中所展示之一次序執行。在一些實施例中，除或替代本發明實施例闡述之操作，可執行一或多個其他操作。
出於說明目的，將參考用於製作MIM電容器結構111之實例性製作製程來闡述圖6中圖解說明之操作，如圖1A至圖1D以及圖7A至圖14B中所圖解說明。圖7A、圖9A、圖11A、圖13A及圖14A圖解說明根據一些實施例之MIM電容器結構111在其各種製作階段之俯瞰圖。圖7B、圖9B、圖11B、圖13B及圖14B圖解說明根據一些實施例之MIM電容器結構111在其各種製作階段之對應俯瞰圖之沿著線A-A之示意圖。圖7C、圖8、圖9C、圖10、圖11C、圖12及圖13C圖解說明根據一些實施例之MIM電容器結構111在其各種製作階段之對應俯瞰圖之沿著線B-B之剖面圖。上文闡述，圖7A至圖14B中之元件具有與圖1A至圖1D及圖2A至圖2B中之元件相同之標注。
參考圖6，方法600以在一基板上形成一第一電容器電極之操作610及製程開始。舉例而言，如圖7A至圖7C中所展示，第一電容器電極102可形成於第一鈍化層130之一頂表面及ESL120保護之基板110上。第一電容器電極102可具有寬度102w。如上文所闡述，基板110可包含一矽基板。在一些實施例中，在形成第一電容器電極102之前，可藉由CVD在基板110上沉積第一鈍化層130及ESL120。在一些實施例中，ESL120可具有介於自約50 nm至約250 nm之範圍之一厚度120t以在蝕刻第一鈍化層130期間保護基板110上之互連件103、105及107。在一些實施例中，第一鈍化層130可具有介於自約300 nm至約900 nm之範圍之一厚度130t以保護基板110免受水蒸氣及其他污染缺陷之影響。在一些實施例中，ESL120可包含SiCN且第一鈍化層130可包含SiN。
在一些實施例中，可藉由ALD、分子束磊晶(MBE)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機(MOCVD)、遠端電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、鍍覆、其他適合之方法或其組合，在第一鈍化層130上保形地沉積一第一導電材料層。沉積製程可在低於約20 mTorr之一壓力下且在約100°C之一溫度下，於一沉積室(諸如，一PVD室)中執行。沉積製程中使用之電力位準可介於自約1000 W至約6000 W之範圍。在一些實施例中，導電材料可包含TiN、AlCu、Al、Cu、其他適合之導電材料及其組合。在一些實施例中，該導電材料可包含TiN。
在一些實施例中，可在第一導電材料層上處理光微影及蝕刻操作以形成第一電容器電極102。根據圖7A，一遮罩層可形成於第一導電材料層上方以圖案化第一導電材料層。遮罩層可在蝕刻製程期間保護第一電容器電極102之區。遮罩層之組合物可包含一光阻劑、一硬遮罩及/或其他適合之材料。圖案化製程可包含在第一導電材料層上方形成遮罩層、將抗蝕劑曝露於一圖案、執行曝光後烘烤製程及使抗蝕劑顯影以形成包含光阻劑之一遮罩元件。遮罩元件可用於在一或多個蝕刻製程依序移除經曝露導電材料時保護第一電容器電極102之區。第一鈍化層130可充當用於蝕刻導電材料之一蝕刻停止層。可移除窗754及758處之導電材料以便後續形成再分佈通路114及118而不連接至第一電容器電極102。
在一些實施例中，可藉由一基於氯之濕式蝕刻來蝕刻導電材料，舉例而言，鹽酸(HCL)與氨之一混合體。亦可藉由一基於氟、氯或溴之乾式蝕刻來移除導電材料，諸如，具有基於氟、氯或溴之離子(例如，氯化硼與氯之一混合物或四氟化碳與甲烷之一混合物)之一反應性離子蝕刻(RIE)及/或其他適合之製程。蝕刻時間可取決於之第一電容器電極102厚度102t。且蝕刻溫度可介於自約100°C至約300°C之範圍。在蝕刻之後，第一電容器電極102可形成於第一鈍化層130上且可具有如圖7A中所展示之一圖案。在一些實施例中，第一電容器電極102可具有介於自約1 um至約50 um之範圍之寬度102w以及介於自約20 nm至約80 nm之範圍之厚度102t。
參考圖6，在操作620中，一介電質層可形成於第一電容器電極及基板上。舉例而言，如圖8中所展示，第一介電質層104可形成於第一電容器電極102之頂表面及側表面上以及第一鈍化層130之頂表面及ESL120保護之基板110上。在一些實施例中，一高介電係數(高k)材料可保形地沉積於第一電容器電極102及第一鈍化層130上以形成第一介電質層104。取決於材料之類型，第一介電質層104之介電係數值可大於約3.9(例如，等於約7)。第一介電質層104之厚度104t可介於自約1 nm至約10 nm之範圍。
在一些實施例中，第一介電質層104可包含具有約7之一介電係數值之氮化矽(SiN
x)、利用電漿輔助化學氣相沉積(PECVD)製程在約180°C之一沉積溫度下保形地沉積。在一些實施例中，第一介電質層104可包含二氧化矽(SiO
2)或氧氮化矽(SiON
x)、藉由舉例而言CVD、PECVD、大氣壓CVD (APCVD)、副大氣壓CVD (SACVD)或MOCVD保形地沉積。在一些實施例中，第一介電質層104可係一介電質堆疊—其可包含一底部氧化鋯(ZrO
2)層、一中間氧化鋁(Al
2O
3)層、一頂部ZrO
2層—其可在約210°C溫度下保形地沉積且具有大於約13(例如，13.6)之一介電係數值。在一些實施例中，第一介電質層104可係一堆疊，其包含基於鉿之介電質(例如，氧化鉿(HfO
x)及矽酸鉿(HfSiO
x))、氧化鈦(TiO
2)或氧化鉭(TaO
x)。在一些實施例中，第一介電質層104可係一高介電係數介電質堆疊，其包含藉由ALD保形地沉積且以一交替配置堆疊之一圈HfO
x及三圈ZrO
2。高介電係數介電質堆疊可具有大於約15之一介電係數值。在一些實施例中，第一介電質層104亦可係一液相高介電係數聚合物，其可在低於約250°C之一溫度下固化及硬化。另外，在一些實施例中，第一介電質層104可係具有100與200之間之一介電係數值之氧化鈦鍶(SrTiO
3)、具有約500之一介電係數值之氧化鈦鋇(BaTiO
3)、具有約500與1000之間之一介電係數值之氧化鈦鍶鋇(BaSrTiO
3)或具有約1000之一介電係數值之氧化鈦鋯鉛(PbZrTiO
3)。在一較高介電係數值之情形下，第一介電質層104可提供MIM電容器結構111之一較高每單位面積電容。然而，具有一較高介電係數值之第一介電質層104可在後續蝕刻製程期間更易發損壞。
參考圖6，在操作630中，一第二電容器電極可形成於介電質層上。舉例而言，如圖9A至圖9C中所展示，第二電容器電極106可形成於第一介電質層104之頂表面及側表面上。第二電容器電極106之寬度106w可大於第一電容器電極102之寬度102w。在一些實施例中，第二電容器電極106可藉由與第一電容器電極102相同之製程且根據如圖9A中所展示之一圖案保形地沉積在第一介電質層104上。在一些實施例中，可移除窗954及956處之導電材料以便後續形成再分佈通路114及116而不連接至第二電容器電極106。在一些實施例中，第二電容器電極106可包含與第一電容器電極102相同或不同之一導電材料。在一些實施例中，第二電容器電極106可包含TiN。
在一些實施例中，第二電容器電極106可具有圍繞圖9C中之第一電容器電極102之隅角962及964以及邊緣之懸伸缺陷。此等懸伸缺陷可影響一後續介電質層(例如，圖10中之第二介電質層112)之均勻性。因此，隅角962及964處之第二電容器電極106之一較佳均勻性可改良後續介電質層及電容器電極之均勻性。在一些實施例中，隨著保形沉積製程(例如，ALD及CVD)之改良，MIM電容器結構111中之不均勻性缺陷可減小舉例而言約四個數量級。
在一些實施例中，第二電容器電極106之寬度106w可介於自約25 um至約250 um之範圍。在一些實施例中，寬度106w可大於寬度102w以確保第一電容器電極102被第二電容器電極106完全覆蓋。寬度106w與寬度102w之間的一差可介於自約0.2 um至約225 um之範圍。在一些實施例中，寬度106w對寬度102w之一比率可介於自約1至約10之範圍。若比率小於約1，則第二電容器電極106可不覆蓋第一電容器電極102及第一介電質層104，且第一介電質層104可在形成第二電容器電極106之蝕刻製程期間被損壞。若比率大於約25，則對第一介電質層104之保護可不改良且製造成本可增加—此二者皆係不期望的。
在第一介電質層104之一較高介電係數值介電質材料且第二電容器電極106大於第一電容器電極102之情形下，如圖1C中所展示，第一電容器電極102與第二電容器電極106之間的電容器142可具有一較高每單位面積電容。另外，第二電容器電極106可保護第一介電質層104中之高介電係數材料在形成第二電容器電極106期間免受蝕刻損壞。在第二電容器電極106之保護及第一介電質層104之經減小損壞之情形下，在室溫下，第一電容器電極102與第二電容器電極106之間的洩漏電流可減小舉例而言約兩個數量級(例如，自約8E-11 A至約7E-13 A)。此外，MIM電容器結構111之可靠性可隨著第一介電質層104之經減小損壞而得以改良。
第二電容器電極106之形成可後面接著第二介電質層112之形成，如圖10中所展示。第二介電質層112可在與第一介電質層104相同之製程中、保形地沉積於第二電容器電極106及第一鈍化層130以及ESL120保護之基板110上。第二介電質層112可包含與第一介電質層104相同或不同之一高介電係數材料。
第二介電質層112之形成可後面接著第三電容器電極122之形成，如圖11A至圖11C中所展示。在一些實施例中，第三電容器電極122可藉由與第二電容器電極106相同之製程且根據如圖11A中所展示之一圖案保形地形成於第二介電質層122上。在一些實施例中，可移除窗1154及1158處之導電材料以便後續形成再分佈通路114及118而不連接至第三電容器電極122。在一些實施例中，第三電容器電極122可包含與第二電容器電極106相同或不同之一導電材料。在一些實施例中，第三電容器電極122可包含TiN。在一些實施例中，第三電容器電極122可具有大於第二電容器電極106之寬度106w之一寬度122w。在一些實施例中，寬度122w與寬度106w之間的一差可介於自約0.2 um至約225 um之範圍。
第三電容器電極122之形成可後面接著第三介電質層124之形成，如圖12中所展示。第三介電質層124可在與第一介電質層104相同之製程中保形地沉積於第三電容器電極122及第一鈍化層130以及ESL120保護之基板110上。第三介電質層124可包含與第一介電質層104相同或不同之一高介電係數材料。
第三介電質層124之形成可後面接著第四電容器電極126之形成，如圖13A至圖13C中所展示。在一些實施例中，第四電容器電極126可藉由與第三電容器電極122相同之製程且根據如圖13A中所展示之一圖案保形地沉積於第三介電質層124上。在一些實施例中，可移除窗1354及1356處之導電材料以便後續形成再分佈通路114及116而不連接至第四電容器電極126。在一些實施例中，第四電容器電極126可包含與第三電容器電極122相同或不同之一導電材料。在一些實施例中，第四電容器電極126可包含TiN。在一些實施例中，第四電容器電極126可具有大於第三電容器電極122之寬度122w之一寬度126w。在一些實施例中，寬度126w與寬度122w之間的一差可介於自約0.2 um至約225 um之範圍。
第四電容器電極126之形成可後面接著第二鈍化層140之形成，如圖1A中所展示。在一些實施例中，第二鈍化層140可保護MIM電容器結構111免受水蒸氣及其他污染缺陷之影響。在一些實施例中，第二鈍化層140可包含與第一鈍化層130相同之介電質材料。在一些實施例中，第二鈍化層140可包含一SiN層。在一些實施例中，第二鈍化層140可具有介於自約500 nm至約1000 nm之範圍之厚度140t。
參考圖6，在操作640中，一第一互連結構可經形成以電連接至第一電容器電極，且一第二互連結構可經形成以電連接至第二電容器電極。舉例而言，如圖14A及圖14B中所展示，再分佈通路114、116及118可形成於MIM電容器結構111上。圖14A圖解說明根據一些實施例之再分佈通路114、116及118至第一、第二、第三及第四電容器電極102、106、122及126之連接之俯瞰圖。圖14B圖解說明根據一些實施例之再分佈通路114、116及118至第一、第二、第三及第四電容器電極102、106、122及126之連接之一示意圖。
在一些實施例中，再分佈通路114、116及118可藉由圖案化且蝕刻穿過第一、第二、第三及第四電容器電極102、106、122及126而形成。在一些實施例中，再分佈通路116可連接至MIM電容器結構111之第一及第三電容器電極102及122。再分佈通路118可連接至MIM電容器結構111之第二及第四電容器電極106及126。如圖1C及圖14B中所展示，第一電容器電極102及第二電容器電極106可充當電容器142之底部電極及頂部電極。第二電容器電極106及第三電容器電極122可充當電容器144之底部電極及頂部電極。第三電容器電極122及第四電容器電極126可充當電容器146之底部電極及頂部電極。電容器142、144及146可並聯地連接在再分佈通路116及118之間，從而增加MIM電容器結構111之電容。
在一些實施例中，再分佈通路114、116及118之形成可後面接著電連接至再分佈通路114、116及118之再分佈結構150A至150C之形成，如圖1A、圖14A及圖14B中所展示。在一些實施例中，再分佈結構150A至150C可將基板110上之MIM電容器結構111及半導體裝置101連接至半導體結構100之外部裝置或周邊電路。
根據本揭露之各種實施例提供在半導體結構100中形成MIM電容器結構111、300、400及500以增加每單位面積電容且減小高介電係數材料損壞之方法。第一電容器電極102可形成於基板110上。具有一較高介電係數之第一介電質層104可保形地沉積於第一電容器電極102上以減小MIM電容器結構111之電容。第二電容器電極106可形成於第一介電質層104及基板110上。第二電容器電極106可具有大於第一電容器電極102之寬度102w之寬度106w以覆蓋第一電容器電極102且保護第一介電質層104免受後續蝕刻損壞。根據本揭露之一些實施例，MIM電容器結構111、300、400及500可提供較高每單位面積電容，減小對高介電係數材料之損壞，將洩漏電流減小，舉例而言減小約兩個數量級以及改良3DMIM 電容器之可靠性。
在一些實施例中，一金屬絕緣體金屬(MIM)結構包含形成於一基板之一頂表面上之一第一電容器電極、形成於第一電容器電極之頂表面及側表面上及基板之頂表面上之一介電質層及其形成於介電質層之頂表面及側表面上之一第二電容器電極。第一電容器電極具有一第一寬度。第二電容器電極具有大於該第一寬度之一第二寬度。
在一些實施例中，一種系統包含一再分佈層及一電容器結構。電容器結構包含：一第一電容器電極；一介電質層，其形成於第一電容器電極之頂表面及側表面上；及一第二電容器電極，其形成於介電質層之頂表面及側表面上。該系統進一步包含：一第一互連結構，其將第一電容器電極電連接至再分佈層；及一第二互連結構，其將第二電容器電極電連接至再分佈層。
在一些實施例中，一種方法包含在一基板之一頂表面上形成一第一電容器電極，在第一電容器電極之頂表面及側表面以及基板之頂表面上形成一介電質層，及在介電質層之頂表面及側表面上形成一第二電容器電極。
應瞭解，意欲使用實施方式章節而非發明內容章節來解釋申請專利範圍。發明內容章節可陳述如發明人審慎考慮之本揭露之一或多個但非全部可能之實施例，且因此不意欲以任何方式限制附加之申請專利範圍。
前述內容概述數個實施例的構件，使得熟悉此項技術者可較好地理解本揭露之態樣。熟悉此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點的其他製程及結構之基礎。熟悉此項技術者還應認識到，此類等效構造並不背離本揭露之精神及範圍，且其可在不背離本揭露之精神及範圍的情況下在本文中做出各種改變、替換及更改。
100:半導體結構
101:半導體裝置
102:第一電容器電極、電容器電極
102t:厚度
102w:寬度
103:互連件
104:第一介電質層、介電質層
104t:厚度
104w:寬度
105:互連件
106:第二電容器電極、電容器電極
106t:厚度
106w:寬度
107:互連件
110:基板
111:金屬絕緣體金屬電容器結構
112:第二介電質層、介電質層
112t:厚度
114:再分佈通路
115:放大區
116:再分佈通路
118:再分佈通路
120:蝕刻停止層
122:第三電容器電極、電容器電極
122t:厚度
122w:寬度
124:第三介電質層、介電質層
124t:厚度
126:第四電容器電極、電容器電極
126t:厚度
126w:寬度
130:第一鈍化層
140:第二鈍化層
142:電容器
144:電容器
146:電容器
150A:再分佈結構
150B:再分佈結構
150C:再分佈結構
300:金屬絕緣體金屬電容器結構
302:第一電容器電極
304:第一介電質層
306:第二電容器電極
312:第二介電質層
322:第三電容器電極
400:金屬絕緣體金屬電容器結構
402:第一電容器電極
404:第一介電質層
406:第二電容器電極
412:第二介電質層
422:第三電容器電極
424:第三介電質層
426:第四電容器電極
432:第五電容器電極
434:第四介電質層
500:金屬絕緣體金屬電容器結構
502:第一電容器電極
504:第一介電質層
506:第二電容器電極
512:第二介電質層
522:第三電容器電極
524:第三介電質層
526:第四電容器電極
532:第五電容器電極
534:第四介電質層
600:方法
610:操作
620:操作
630:操作
640:操作
754:窗
758:窗
954:窗
956:窗
962:隅角
964:隅角
1154:窗
1158:窗
1354:窗
1356:窗
依據與附圖一起閱讀之以下詳細闡述最佳地理解本揭露之態樣。
圖1A至圖1D圖解說明根據一些實施例之具有一金屬絕緣體金屬(MIM)電容器結構之一半導體結構之剖面圖、俯瞰圖及示意圖。
圖2A及圖2B圖解說明根據一些實施例之一MIM電容器結構之一放大區之剖面圖及俯瞰圖。
圖3至圖5圖解說明根據一些實施例之其他MIM電容器結構之剖面圖。
圖6圖解說明根據一些實施例用於形成一MIM電容器結構之一方法之一流程圖。
圖7A至圖14B圖解說明根據一些實施例之一MIM電容器結構在其各種製作階段之俯瞰圖、示意圖及剖面圖。
現在將參考隨附圖式闡述說明性實施例。在圖式中，相似元件符號通常指示相同、功能上類似及/或結構上類似之元件。
100:半導體結構
101:半導體裝置
102:第一電容器電極、電容器電極
103:互連件
104:第一介電質層、介電質層
105:互連件
106:第二電容器電極、電容器電極
107:互連件
110:基板
111:金屬絕緣體金屬電容器結構
112:第二介電質層、介電質層
114:再分佈通路
116:再分佈通路
118:再分佈通路
120:蝕刻停止層
122:第三電容器電極、電容器電極
124:第三介電質層、介電質層
126:第四電容器電極、電容器電極
130:第一鈍化層
140:第二鈍化層
150A:再分佈結構
150B:再分佈結構
150C:再分佈結構
Claims (10)
- 一種電容器結構，其包括： 一第一電容器電極，其形成於一基板之一頂表面上，其中該第一電容器電極具有一第一寬度； 一介電質層，其形成於該第一電容器電極之頂表面及側表面上及該基板之該頂表面上；及 一第二電容器電極，其形成於該介電質層之頂表面及側表面上，其中該第二電容器電極具有大於該第一寬度之一第二寬度。
- 如請求項1之電容器結構，其中該第二寬度對該第一寬度之一比率介於自約1至約10之範圍。
- 如請求項1之電容器結構，其中該第二電容器電極之一厚度對該介電質層之一厚度之一比率介於自約2至約50之範圍。
- 如請求項1之電容器結構，其進一步包括該第二電容器電極上之一鈍化層。
- 如請求項1之電容器結構，其進一步包括該第一電容器電極與該基板之間的一鈍化層及一蝕刻停止層。
- 如請求項1之電容器結構，其進一步包括： 該第二電容器電極及該介電質層上之一第二介電質層； 該第二介電質層上之一第三電容器電極，其中該第三電容器電極具有大於該第二寬度之一第三寬度； 該第三電容器電極及該第二介電質層上之一第三介電質層； 該第三介電質層上之一第四電容器電極，其中該第四電容器電極具有大於該第三寬度之一第四寬度； 該第四電容器電極及該第三介電質層上之一第五介電質層；及 該第五介電質層上之一第五電容器電極，其中該第五電容器電極具有大於該第四寬度之一第五寬度。
- 一種具有一電容器結構之系統，其包括： 一再分佈層；及 一電容器結構，其包括： 一第一電容器電極； 一介電質層，其形成於該第一電容器電極之頂表面及側表面上；及 一第二電容器電極，其形成於該介電質層之頂表面及側表面上； 一第一互連結構，其將該第一電容器電極電連接至該再分佈層；及 一第二互連結構，其將該第二電容器電極電連接至該再分佈層。
- 如請求項7之系統，其進一步包括： 該第二電容器電極及該介電質層上之一額外介電質層；及 該額外介電質層上之一第三電容器電極，其中該第三電容器電極之一寬度大於該第二電容器電極之一寬度。
- 一種製造一電容器結構之方法，其包括： 在一基板之一頂表面上形成一第一電容器電極，其中該第一電容器電極具有一第一寬度； 在該第一電容器電極及該基板之該頂表面上形成一介電質層，其中該介電質層具有一第二寬度及一厚度，且其中該第二寬度大於該第一寬度與該厚度之一總和；及 在該介電質層之頂表面及側表面上形成一第二電容器電極。
- 如請求項9之方法，其進一步包括將該第一電容器電極電連接至一第一互連結構，且將該第二電容器電極電連接至一第二互連結構。
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2023
- 2023-06-06 TW TW112121118A patent/TW202401841A/zh unknown
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| Publication number | Publication date |
|---|---|
| US20230411276A1 (en) | 2023-12-21 |
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