CN112447663A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成第一电极层；在第一电极层上形成一个或多个相隔离的叠层结构，叠层结构包括电容介质层以及位于电容介质层上的第二电极层；形成黏附层以及保形覆盖黏附层的刻蚀停止层，黏附层覆盖叠层结构的侧壁表面和顶部、以及第一电极层的部分表面；形成覆盖刻蚀停止层和第一电极层的介电层；形成贯穿介电层、刻蚀停止层和黏附层且与第一电极层相接触的第一导电插塞，以及贯穿介电层、刻蚀停止层和黏附层且与第二电极层相接触的第二导电插塞。本发明实施例有利于提高半导体结构的可靠性。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电容元件常在集成电路(例如射频电路、混合信号电路等)中作为电子无源器件。常见的电容元件包括金属氧化物半导体(MOS)电容、PN结电容、多晶硅-绝缘体-多晶硅(PIP)电容以及金属-绝缘体-金属(MIM)电容等。
其中，MIM电容一般在后段制程(back-end of line，BEOL)中形成于金属互连结构上，使得MIM电容与硅衬底之间的距离增加，从而减小了MIM电容与衬底之间的寄生电容，且MIM电容的性能受到频率和温度的影响较小，此外，MIM电容在金属互连制程中形成，MIM形成工艺与现有集成电路工艺相兼容。为此，MIM电容逐渐成为无源器件的主流电容类型。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的可靠性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一电极层；在所述第一电极层上形成一个或多个相隔离的叠层结构，所述叠层结构包括电容介质层以及位于所述电容介质层上的第二电极层；形成黏附层以及保形覆盖所述黏附层的刻蚀停止层，所述黏附层覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面；形成覆盖所述刻蚀停止层和所述第一电极层的介电层；形成贯穿所述介电层、刻蚀停止层和黏附层且与所述第一电极层相接触的第一导电插塞，以及贯穿所述介电层、刻蚀停止层和黏附层且与所述第二电极层相接触的第二导电插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底；第一电极层，位于所述基底上；一个或多个相隔离的叠层结构，位于第一电极层上，所述叠层结构包括电容介质层以及位于所述电容介质层上的第二电极层；黏附层，所述黏附层覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面；保形覆盖所述黏附层的刻蚀停止层；介电层，覆盖所述刻蚀停止层和所述第一电极层；第一导电插塞，贯穿所述介电层、刻蚀停止层和黏附层且与所述第一电极层相接触；第二导电插塞，贯穿所述介电层、刻蚀停止层和黏附层且与所述第二电极层相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构的形成方法中，形成黏附层，所述黏附层保形覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面，也就是说，所述刻蚀停止层与所述第一电极层之间、所述刻蚀停止层与所述电容介质层之间、以及所述刻蚀停止层与所述第二电极层之间还形成有所述黏附层，所述黏附层与第一电极层之间、所述黏附层与第二电极层之间、以及所述黏附层与刻蚀停止层之间的应力匹配度均较好，从而增大了刻蚀停止层分别与第一电极层和第二电极层之间的粘附性，相应减小了刻蚀停止层中产生的残留应力，进而有利于改善刻蚀停止层在叠层结构的底部侧壁与邻近的第一电极层表面构成的拐角处发生应力释放的问题，相应降低刻蚀停止层发生分层(Delamination)、断裂、产生拐角裂缝(Corner crack)等问题的概率，提高了半导体结构的可靠性。
附图说明
图1是一种半导体结构的结构示意图；
图2至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构的可靠性较差。现结合一种半导体结构分析可靠性较差的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底1；第一电极层2，位于所述基底1上；一个或多个相隔离的叠层结构(未标示)，位于第一电极层2上，所述叠层结构包括电容介质层3以及位于所述电容介质层3上的第二电极层4；保形覆盖所述叠层结构的刻蚀停止层5，所述刻蚀停止层5还覆盖部分所述第一电极层2；介电层6，覆盖所述刻蚀停止层5和所述第一电极层2；第一导电插塞7，贯穿所述介电层6和刻蚀停止层5且与所述第一电极层2相接触；第二导电插塞8，贯穿所述介电层6和刻蚀停止层5且与所述第二电极层4相接触。
形成所述第一导电插塞7和第二导电插塞8通常包括刻蚀所述介电层6的步骤，所述刻蚀停止层5顶面用于在刻蚀介电层6的步骤中定义刻蚀停止的位置，从而降低对第一电极层2和第二电极层4造成误刻蚀的概率。
但是，在半导体领域中，所述刻蚀停止层5与电极层(包括第一电极层2和第二电极层4)的黏附性较差，所述刻蚀停止层5中容易产生较大的残留应力。具体地，所述刻蚀停止层5材料与电极层材料的晶格结构、以及热膨胀系数差异均较大，这容易导致刻蚀停止层5与电极层之间的界面缺陷较大，进而导致刻蚀停止层5与电极层之间的黏附性较差。
其中，位于拐角处(如图1中虚线框中所示)的刻蚀停止层5同时受到来自不同方向的应力(如图1中箭头所示)的作用，例如：受到来自平行于基底1方向的应力、和与基底1表面具有夹角的应力的作用，这两个方向的应力在拐角处叠加，容易导致刻蚀停止层5在拐角处产生较大的应力释放问题，进而导致刻蚀停止层5容易在拐角处产生分层(Delamination)、断裂、以及拐角裂缝(Corner crack)等问题，所形成半导体结构的可靠性较差。
为了解决所述技术问题，本发明实施例的半导体结构的形成方法中，形成了黏附层，所述黏附层保形覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面，也就是说，所述刻蚀停止层与所述第一电极层之间、所述刻蚀停止层与所述电容介质层之间、以及所述刻蚀停止层与所述第二电极层之间还形成有所述黏附层，所述黏附层与第一电极层之间、所述黏附层与第二电极层之间、以及所述黏附层与刻蚀停止层之间的应力匹配度均较好，从而增大了刻蚀停止层分别与第一电极层和第二电极层之间的粘附性，相应减小了刻蚀停止层中产生的残留应力，进而有利于改善刻蚀停止层在叠层结构的底部侧壁与邻近的第一电极层表面构成的拐角处发生应力释放的问题，相应降低刻蚀停止层发生分层、断裂、产生拐角裂缝等问题的概率，提高了半导体结构的可靠性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底(图未示)。
基底为后续形成MIM电容(Metal-insulator-metal capacitor)提供工艺平台。
本实施例中，基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，MIM电容在后段制程中形成，因此，所述基底上还形成有第一金属层间介质层(Inter Metal Dielectric，IMD)100。
所述第一金属层间介质层100用于实现相邻互连结构之间的电隔离。
本实施例中，所述第一金属层间介质层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述第一金属层间介质层100的材料为超低k介质材料，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
根据工艺情况，沿所述基底表面法线方向上，所述第一金属层间介质层100内还可以形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层通过位于两者之间的通孔(Via)互连结构实现电连接。
本实施例中，仅示意出了顶层金属层101，位于所述第一金属层间介质层100内，所述第一金属层间介质层100露出所述顶层金属层101顶部。
顶层金属层101为待连接结构。本实施例中，顶层金属层101的材料为铜。
基底中还可以形成有其他结构，例如：MOS晶体管、电阻器、电感器等。
需要说明的是，本实施例中，第一金属层间介质层100和顶层金属层101上还形成有抗刻蚀层102、以及位于抗刻蚀层102上的第二金属层间介质层103。
后续还包括刻蚀第二金属层间介质层103以形成露出所述金属层101的导电通孔的步骤，所述抗刻蚀层102顶面用于在该刻蚀步骤中，定义刻蚀停止的位置，从而防止对所述顶层金属层101造成误刻蚀。
所述抗刻蚀层102的材料包括氧化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼和含C的氮化硅中的一种或多种材料。本实施例中，所述抗刻蚀层102的材料为含C的氮化硅(Nitride doped carbon，NDC)。
所述第二金属层间介质层103用于实现后续电容器与所述顶层金属层101之间的电隔离。
第二金属层间介质层103的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述第二金属层间介质层103的材料为超低k介质材料，从而降低MIM电容的上下极板与所述顶层金属层101之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
继续参考图2，在所述基底上形成第一电极层110。本实施例中，所述第一电极层110形成在所述第二金属层间介质层103上。
第一电极层110用于与后续形成的电容介质层以及第二电极层构成MIM电容。具体地，所述第一电极层110用于形成MIM电容的下极板(Bottom plate)。
因此，所述第一电极层110的材料为导电材料。具体地，所述第一电极层110的材料为氮化金属材料。氮化金属为惰性金属，从而使所述第一电极层110具有较高的稳定性，使得金属离子不易扩散。
所述第一电极层110的材料包括TiN和TaN中的一种或两种。本实施例中，所述第一电极层110的材料为TiN。
本实施例中，采用物理气相沉积(Physical vapor deposition，PVD)工艺形成第一电极层110。物理气相沉积工艺具有工艺过程简单、工艺成本低、工艺兼容性较高等优点。具体地，物理气相沉积工艺可以为溅射(Sputter)工艺。
参考图3至图4，在所述第一电极层110上形成一个或多个相隔离的叠层结构(未标示)，所述叠层结构包括电容介质层115(如图4所示)以及位于所述电容介质层115上的第二电极层120(如图4所示)。
电容介质层115、第二电极层120和第一电极层110用于形成MIM电容。
本实施例中，所述叠层结构作为第一叠层结构。
本实施例中，所述第一叠层结构的数量为多个，且多个所述第一叠层结构之间相互分立。相应地，所形成MIM电容的数量也为多个。
其中，所述电容介质层115用于作为MIM电容中的绝缘层。
本实施例中，所述电容介质层115的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。
具体地，所述电容介质层115为堆叠形成的高k介质层，即所述电容介质层115为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层115的厚度满足工艺需求的同时，具有较好的形成质量。
为此，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的任意多种。本实施例中，电容介质层115为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
其中，所述第二电极层120用于作为MIM电容的上极板(Top plate)。
为此，所述第二电极层120的材料也为导电材料。具体地，所述第二电极层120的材料为氮化金属。氮化金属为惰性金属，从而所述第二电极层120具有较高的稳定性，使得金属离子不易扩散。
所述第二电极层120的材料包括TiN和TaN中的一种或两种。本实施例中，所述第二电极层120的材料为TiN。
需要说明的是，本实施例中，形成所述第一叠层结构的步骤中，所述第一叠层结构上还形成有应力缓冲层105。
所述应力缓冲层105位于所述第二电极层120上，后续黏附层相应形成于所述应力缓冲层105上，从而进一步增加后续形成于第二电极层120上的刻蚀停止层与第二电极层120之间的粘附性。
而且，本实施例在形成所述第一叠层结构的步骤中，形成所述应力缓冲层105，从而有利于提高所述应力缓冲层105与形成第一叠层结构的工艺兼容性，工艺整合度高。
本实施例中，所述应力缓冲层105的材料为氧化硅。氧化硅材料与其他材料的粘附性均较好，从而有利于提高后续刻蚀停止层与第二电极层120之间的粘附性。
需要说明的是，形成电容介质层115和第二电极层120通常包括：形成初始介质层和位于初始介质层上的初始电极层；对所述初始介质层和初始电极层进行图形化处理，且图形化处理通常包括在初始电极层上形成掩膜层的步骤。
所述应力缓冲层105与其他膜层的粘附性较好，便于后续在应力缓冲层105上形成掩膜层。相应地，本实施例中，形成所述第一叠层结构和应力缓冲层105的步骤包括：
如图3所示，形成保形覆盖所述第一电极层110的初始介质层111、以及位于所述初始介质层111上的初始电极层112。
初始介质层111用于后续形成电容介质层。
本实施例中，采用化学气相沉积工艺形成所述初始介质层111。化学气相沉积工艺的工艺兼容性高、工艺成本低。在其他实施例中，还可以采用原子层沉积工艺形成所述初始介质层。
初始电极层112用于后续形成第二电极层。
本实施例中，采用物理气相沉积工艺形成所述第二电极层120。具体地，所述物理气相沉积工艺可以为溅射工艺。
继续参考图3，在所述初始电极层112上形成应力缓冲膜104。
后续还包括在应力缓冲膜104上形成掩膜层，所述应力缓冲膜104位于所述初始电极层112与掩膜层之间，用于起到应力缓冲的作用，从而增大初始电极层112与后续掩膜层之间的粘附性，进而提高后续以掩膜层为掩膜刻蚀所述初始电极层112和初始介质层111的工艺稳定性和工艺效果。
所述应力缓冲膜104还用于后续形成应力缓冲层。
具体地，可采用化学气相沉积工艺、原子层沉积工艺等沉积工艺形成所述应力缓冲膜104。
继续参考图3，在所述应力缓冲膜104上形成掩膜层113。
所述掩膜层113用于作为后续刻蚀所述应力缓冲膜104、初始电极层112以及所述初始介质层111的刻蚀掩膜。
本实施例中，所述掩膜层113的材料为光刻胶。形成所述掩膜层113的工艺相应包括曝光、显影等光刻工艺。
如图4所示，以所述掩膜层113为掩膜，依次刻蚀所述应力缓冲膜104、初始电极层112和初始介质层111，剩余所述初始电极层112作为所述第二电极层120，剩余所述初始介质层111作为所述电容介质层115。其中，剩余所述应力缓冲膜104作为所述应力缓冲层105。
具体地，采用干法刻蚀工艺依次刻蚀所述应力缓冲膜104、初始电极层112和初始介质层111。
需要说明的是，本实施例中，依次刻蚀所述应力缓冲膜104、初始电极层112和初始介质层111后，所述形成方法还包括：去除所述掩膜层113。
本实施例中，掩膜层113的材料为光刻胶，采用灰化工艺去除掩膜层113。
参考图5至图6，形成黏附层130(如图6所示)以及保形覆盖所述黏附层130的刻蚀停止层140(如图6所示)，所述黏附层130覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层110的部分表面。
本实施例中，黏附层130和保形覆盖所述黏附层130的刻蚀停止层140构成第二叠层结构。相应地，所述第二叠层结构覆盖第一叠层结构的侧壁表面和顶部、以及所述第一电极层110的部分表面，且覆盖各第一叠层结构的第二叠层结构之间相互分立。
所述黏附层130覆盖所述第一叠层结构的侧壁表面和顶部、以及第一电极层110的部分表面。具体的，本实施例中，所述黏附层130覆盖电容介质层115的侧壁表面、第二电极层120的侧壁表面、应力缓冲层105的顶部表面和侧壁表面、以及第一电极层110的部分表面。
所述第二叠层结构还包括黏附层130，也就是说，所述刻蚀停止层140与所述第一电极层110之间、所述刻蚀停止层140与所述电容介质层115之间、以及所述刻蚀停止层140与所述第二电极层120之间还形成有所述黏附层130，所述黏附层130与第一电极层110之间、所述黏附层130与第二电极层120之间、以及所述黏附层130与刻蚀停止层140之间的应力匹配度均较好，从而增大了刻蚀停止层140分别与第一电极层110和第二电极层120之间的粘附性，相应减小了刻蚀停止层140中产生的残留应力，进而有利于改善刻蚀停止层140在第一层叠结构的底部侧壁与邻近的第一电极层110表面构成的拐角处发生应力释放的问题，相应降低刻蚀停止层140发生分层、断裂、产生拐角裂缝等问题的概率，提高了半导体结构的可靠性。
具体地，一方面，所述黏附层130通常采用热膨胀系数较小的材料，黏附层130与第一电极层110之间、所述黏附层130与第二电极层120之间、以及所述黏附层130与刻蚀停止层140之间发生热失配问题的概率较低；另一方面，黏附层130与第一电极层110之间、所述黏附层130与第二电极层120之间、以及所述黏附层130与刻蚀停止层140之间的晶格常数差异均较小，所述黏附层130与第一电极层110之间、所述黏附层130与第二电极层120之间、以及所述黏附层130与刻蚀停止层140之间发生晶格失配问题的概率也较低，以上两方面使得黏附层130与电极层之间、以及黏附层130与刻蚀停止层140之间具有较好的粘附性和应力匹配度，从而减小在刻蚀停止层140中产生的应力。
本实施例中，所述黏附层130与所述应力缓冲层105的材料相同，从而提高工艺兼容性，进一步提高所述黏附层130用于增加刻蚀停止层140和第二电极层120之间粘附性的效果。
具体地，所述黏附层130的材料包括氧化硅，具体的，本实施例中的黏附层130采用的是高质量的氧化硅，体现在氧化硅内部缺陷较少，应力较小，例如，黏附层130采用的高质量氧化硅的应力为100MPa～500MPa，黏附层130采用的高质量的氧化硅与刻蚀停止层140的材料之间的晶格常数差异、以及热膨胀系数差异均较小，高质量的氧化硅与电极层(包括第一电极层110和第二电极层120)材料之间的晶格常数差异、以及热膨胀系数差异均较小，从而保证所述黏附层130能够起到增加刻蚀停止层140和电极层之间粘附性的作用。
而且，氧化硅是半导体领域中常用且易于获得的材料，有利于提高工艺兼容性、降低成本，此外，氧化硅为绝缘材料，有利于减小对半导体结构电学性能的影响。
需要说明的是，黏附层130的厚度与刻蚀停止层140的厚度相比不宜过小，也不宜过大。如果所述黏附层130的厚度与所述刻蚀停止层140的厚度相比过小，容易降低所述黏附层130用于增加所述刻蚀停止层140与电极层之间粘附性的效果；如果所述黏附层130的厚度与所述刻蚀停止层140的厚度相比过大，则后续形成导电通孔的步骤中，在刻蚀介电层和刻蚀停止层140后，继续刻蚀所述黏附层130以露出所述第一电极层110或第二电极层120的难度较大，容易增加对第一电极层110和第二电极层120造成误刻蚀的风险。为此，本实施例中，所述黏附层130的厚度是刻蚀停止层140厚度的十分之一至五分之一。
后续步骤还包括：形成覆盖所述第一电极层110和刻蚀停止层140的介电层；形成贯穿所述介电层、刻蚀停止层140和黏附层130且与第一电极层110相接触的第一导电插塞；形成贯穿所述介电层、刻蚀停止层140和黏附层130且与第二电极层120相接触的第二导电插塞，且形成第一导电插塞和第二导电插塞通常包括刻蚀介电层的步骤，所述刻蚀停止层140顶面用于在该刻蚀步骤中起到定义刻蚀停止位置的作用，以免引起过刻蚀的问题，从而降低对第一电极层110和第二电极层120造成误刻蚀的概率。
所述刻蚀停止层140为单层或多层结构。本实施例中，所述刻蚀停止层140为多层结构，所述刻蚀停止层140包括第一刻蚀停止层141和位于所述第一刻蚀停止层141上的第二刻蚀停止层142。第一刻蚀停止层141与所述黏附层130相接触。
所述第一刻蚀停止层141的材料通过原子层沉积工艺形成。
原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层。通过选用原子层沉积工艺，有利于提高第一刻蚀停止层141的厚度均一性和致密度，使第一刻蚀停止层141的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一刻蚀停止层141的保形覆盖能力。
通过使所述第一刻蚀停止层141通过原子层沉积工艺形成，从而使所述第一刻蚀停止层141的致密度较好，有利于减小所述第一刻蚀停止层141中的缺陷，提高第一刻蚀停止层141的形成质量，相应减小第一刻蚀停止层141与黏附层130之间的界面缺陷，进而提高第一刻蚀停止层141和黏附层130的应力匹配度，减小第一刻蚀停止层141产生应力释放的问题。
在其他实施例中，当所述刻蚀停止层为单层结构时，所述刻蚀停止层的材料也通过原子层沉积工艺形成，相应也有利于提高刻蚀停止层的致密度和厚度均一性、以及保形覆盖能力，进而提高刻蚀停止层和黏附层之间的应力匹配度。
所述第一刻蚀停止层141的材料包括氮化硅、氮氧化硅、含碳氮化硅、或碳氮化硅硼。所述第一刻蚀停止层141的材料与后续介电层的材料容易具有较大的刻蚀选择比，从而使第一刻蚀停止层141能够起到定义刻蚀停止位置的作用。本实施例中，所述第一刻蚀停止层141的材料为含碳氮化硅。
本实施例中，所述刻蚀停止层140为多层结构，所述第一刻蚀停止层141的厚度不宜过小，也不宜过大。如果所述第一刻蚀停止层141的厚度过小，容易降低第一刻蚀停止层141用于增加刻蚀停止层140与黏附层130之间应力匹配度的效果；如果所述第一刻蚀停止层141的厚度过大，容易增加形成第一刻蚀停止层141的工艺成本。为此，本实施例中，所述第一刻蚀停止层141的厚度为1纳米至10纳米。
本实施例中，所述刻蚀停止层140还包括位于所述第一刻蚀停止层141上的第二刻蚀停止层142。
所述第二刻蚀停止层142的材料包括氮化硅、氮氧化硅、含碳氮化硅、或碳氮化硅硼。本实施例中，所述第二刻蚀停止层142与第一刻蚀停止层141的材料相同，所述第二刻蚀停止层142的材料也为含碳氮化硅，有利于提高工艺兼容性。本实施例中，形成所述黏附层130和所述刻蚀停止层140的步骤包括：
如图5所示，形成初始黏附层125，保形覆盖所述第一叠层结构的顶面和侧壁、以及所述第一电极层110。
所述初始黏附层125用于后续形成黏附层。
本实施例中，采用沉积工艺形成所述初始黏附层125。
需要说明的是，形成所述初始黏附层125的沉积工艺的工艺温度不宜过高，否则容易对基底中所形成掺杂区的剖面形貌产生影响，从而影响半导体器件的电学性能，且还可能导致因热应力引起较大的应力释放，进而影响半导体结构的可靠性。为此，本实施例中，所述形成所述初始黏附层125的沉积工艺的工艺温度小于或等于350℃。
本实施例中，采用等离子体增强化学气相沉积(Plasma enhanced chemicalvapor deposition，PECVD)工艺或原子层沉积(Atomic layer deposition，ALD)工艺形成所述初始黏附层125。
其中，PECVD工艺是借助微波或射频等使含有薄膜组成原子的气体电离，在局部形成等离子体，而等离子体化学活性很强，容易发生反应，从而在基片上沉积出所期望的薄膜。PECVD工艺允许在低温的环境下生长所需的薄膜，从而减小对基底中掺杂区域剖面的影响，且PECVD工艺还具有沉积速率快的优点，有利于提高生产产能，此外，PECVD工艺的成膜质量好、致密度较高，有利于降低初始黏附层125中产生针孔、空洞、龟裂等缺陷的概率，从而进一步提高黏附层用于增加刻蚀停止层和电极层之间的黏附性的效果。
ALD工艺是以单原子层形式逐层沉积形成薄膜，原子层沉积工艺具有较强的填隙能力和台阶覆盖能力，有利于提高初始黏附层125的形成质量和厚度均一性，且降低对初始黏附层125的控制难度，且通过选用原子层沉积工艺还有利于进一步提高初始黏附层125在第一电极层110上、以及在第二电极层120上的附着力。
继续参考图5，形成保形覆盖所述初始黏附层125的初始刻蚀停止层135。
本实施例中，所述初始刻蚀停止层135包括与所述初始黏附层125相接触的第一初始刻蚀停止层131、以及位于所述第一初始刻蚀停止层131上的第二初始刻蚀停止层132。
第一初始刻蚀停止层131用于后续形成第一刻蚀停止层。第二初始刻蚀停止层132用于后续形成第二刻蚀停止层。
本实施例中，采用原子层沉积工艺形成所述第一初始刻蚀停止层131。
本实施例中，采用化学气相沉积工艺形成所述第二初始刻蚀停止层132。化学气相工艺的工艺兼容性高、工艺成本低。
如图6所示，去除位于第一电极层110上的部分所述初始刻蚀停止层135(如图5所示)和部分初始黏附层125(如图5所示)，剩余所述初始黏附层125作为所述黏附层130，剩余所述初始刻蚀停止层135作为所述刻蚀停止层140。
去除位于第一电极层110上的部分所述初始刻蚀停止层135和部分所述初始黏附层125，从而实现对初始刻蚀停止层135和初始黏附层125的图形化。
具体地，采用干法刻蚀工艺刻蚀初始刻蚀停止层135和初始黏附层125。
参考图7，形成覆盖所述刻蚀停止层140和第一电极层110的介电层150。
后续步骤还包括：形成与第一电极层110相接触的第一导电插塞、以及形成与第二电极层120相接触的第二导电插塞，所述介电层150用于实现第一导电插塞和第二导电插塞之间的电隔离。
本实施例中，所述介电层150的材料为氧化硅。氧化硅为半导体工艺中常用的绝缘材料，有利于降低工艺成本、提高工艺兼容性。
在其他实施例中，所述介电层的材料还可以为低k介质材料、超低k介质材料、氮化硅或氮氧化硅等绝缘材料。
参考图8，形成贯穿所述介电层150、刻蚀停止层140和黏附层130且与所述第一电极层110相接触的第一导电插塞160，以及贯穿所述介电层150、刻蚀停止层140和黏附层130且与所述第二电极层120相接触的第二导电插塞170。
所述第一导电插塞160和第二导电插塞170用于使MIM电容与外部电路或其他互连结构实现电连接。
具体地，所述第一导电插塞160用于实现第一电极层110与外部电路或其他互连结构的电连接，所述第二导电插塞170用于实现第二电极层120与外部电路或其他互连结构的电连接。
本实施例中，所述第一导电插塞160的材料为Cu。在其他实施例中，第一导电插塞的材料还可以为Al、Co或W等其他合适的导电材料。
本实施例中，所述第二导电插塞170与第一导电插塞160的材料相同，所述第二导电插塞170为Cu。
本实施例中，形成所述第一导电插塞160和第二导电插塞170的步骤包括：在所述介电层150、刻蚀停止层140和黏附层130中形成露出第一电极层110的第一导电通孔(图未示)；在所述介电层150、刻蚀停止层140和黏附层130中形成露出第二电极层120的第二导电通孔(图未示)；在所述第一导电通孔和第二导电通孔中形成导电层，位于第一导电通孔中的所述导电层作为所述第一导电插塞160，位于第二导电通孔中的所述导电层作为所述第二导电插塞170。
本实施例中，在同一步骤中形成第一导电通孔和第二导电通孔。在形成第一导电通孔和第二导电通孔的刻蚀步骤中，所述刻蚀停止层140顶面能够定义刻蚀停止的位置，从而防止对第一电极层110和第二电极层120造成误刻蚀。
相应地，在形成所述第一导电通孔和第二导电通孔的刻蚀步骤中，在刻蚀所述刻蚀停止层140顶部的介电层150之后，还包括刻蚀所述刻蚀停止层140和黏附层130，从而使所述第一导电通孔露出所述第一电极层110，使所述第二导电通孔露出所述第二电极层120。
具体地，采用干法刻蚀工艺刻蚀所述刻蚀停止层140和黏附层130。本实施例中，所述黏附层130的厚度较小，因此在刻蚀所述刻蚀停止层140的步骤中，对所述刻蚀停止层140进行过刻蚀处理，即可将所述黏附层130刻蚀掉。
本实施例中，以在同一步骤中形成第一导电插塞160和第二导电插塞170为例。其他实施例中，还可以在不同步骤中形成第一导电插塞和第二导电插塞。
需要说明的是，在半导体领域中，在形成介电层150后，形成所述第一导电插塞160和第二导电插塞170之前，通常还包括图形化第一电极层110的步骤，从而形成MIM电容下极板的图案，进而使多个MIM电容之间实现电隔离。
具体地，图形化所述第一电极层110的步骤包括：采用干法刻蚀工艺，去除所述刻蚀停止层140之间的部分介电层150、以及所述刻蚀停止层140露出的部分第一电极层110。
图形化第一电极层110后，形成贯穿所述介电层150和第一电极层110的开口。因此，所述形成方法通常还包括：在所述开口中填充隔离结构(图未示)。所述隔离结构用于实现MIM电容之间的电隔离、以及导电插塞之间的电隔离。
关于图形化第一电极层110以及形成隔离结构步骤的相关描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。继续参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(图未示)；第一电极层110，位于所述基底上；一个或多个相隔离的叠层结构(未标示)，位于第一电极层110上，所述叠层结构包括电容介质层115以及位于所述电容介质层115上的第二电极层120；黏附层130，所述黏附层130覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层110的部分表面；保形覆盖所述黏附层130的刻蚀停止层140；介电层150，覆盖所述刻蚀停止层140和所述第一电极层110；第一导电插塞160，贯穿所述介电层150、刻蚀停止层140和黏附层130且与所述第一电极层110相接触；第二导电插塞170，贯穿所述介电层150、刻蚀停止层140和黏附层130且与所述第二电极层120相接触。
本实施例的半导体结构中还包括黏附层130，也就是说，所述刻蚀停止层140与所述第一电极层110之间、所述刻蚀停止层140与所述电容介质层115之间、以及所述刻蚀停止层140与所述第二电极层120之间还设置有所述黏附层130，所述黏附层130与电极层(包括：第一电极层110和第二电极层120)之间、以及黏附层130与刻蚀停止层140之间的应力匹配度均较好，从而增大了刻蚀停止层140分别与第一电极层110和第二电极层120之间的粘附性，相应减小了刻蚀停止层140中产生的残留应力，进而有利于改善刻蚀停止层140在叠层结构的底部侧壁与邻近的第一电极层110表面构成拐角处发生应力释放的问题，相应降低刻蚀停止层140发生分层、断裂、产生拐角裂缝等问题的概率，提高了半导体结构的可靠性。
具体地，一方面，所述黏附层130通常采用热膨胀系数较小的材料，黏附层130与第一电极层110、黏附层130与第二电极层120之间、以及黏附层130与刻蚀停止层140之间发生热失配问题的概率较低；另一方面，黏附层130与第一电极层110、黏附层130与第二电极层120之间、以及黏附层130与刻蚀停止层140之间的晶格常数差异均较小，黏附层130与第一电极层110、黏附层130与第二电极层120之间、以及黏附层130与刻蚀停止层140之间发生晶格失配问题的概率也较低，以上两方面使得黏附层130分别与第一电极层110和第二电极层120之间、以及黏附层130与刻蚀停止层140之间具有较好的粘附性和应力匹配度，从而减小在刻蚀停止层140中产生的应力。
基底为MIM电容的形成提供工艺平台。
本实施例中，基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，MIM电容在后段制程中形成，因此，所述半导体结构还包括：第一金属层间介质层100，位于所述基底上。
本实施例中，所述第一金属层间介质层100的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述第一金属层间介质层100的材料为超低k介质材料，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
根据工艺情况，沿所述基底表面法线方向上，所述第一金属层间介质层100内还可以形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层通过位于两者之间的通孔(Via)互连结构实现电连接。
本实施例中，仅示意出了顶层金属层101，位于所述第一金属层间介质层100内；所述第一金属层间介质层100露出所述顶层金属层101顶部。
顶层金属层101为待连接结构。本实施例中，顶层金属层101的材料为铜。
基底中还可以形成有其他结构，例如：MOS晶体管、电阻器、电感器等。
本实施例中，所述半导体结构还包括：抗刻蚀层102，位于第一金属层间介质层100与第一电极层110之间、以及顶层金属层101与第一电极层110之间；第二金属层间介质层103，位于所述抗刻蚀层102和第一电极层110之间。
半导体工艺通常还包括刻蚀第二金属层间介质层103以形成露出所述金属层101的导电通孔的步骤，在该刻蚀步骤中，所述抗刻蚀层102顶面能够定义刻蚀停止的位置，从而降低对所述顶层金属层101造成误刻蚀的概率。
所述抗刻蚀层102的材料包括氧化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼和含C的氮化硅中的一种或多种材料。本实施例中，所述抗刻蚀层102的材料为含C的氮化硅。
第二金属层间介质层103用于实现电容器与顶层金属层101之间的电隔离。
第二金属层间介质层103的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述第二金属层间介质层103的材料为超低k介质材料，从而降低MIM电容的上下极板与所述顶层金属层101之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
所述第一电极层110与电容介质层115、以及第二电极层120形成MIM电容。具体地，所述第一电极层110用于形成MIM电容的下极板。
本实施例中，所述第一电极层110位于所述第二金属层间介质层103上。
因此，所述第一电极层110的材料为导电材料。具体地，所述第一电极层110的材料为氮化金属材料。氮化金属为惰性金属，从而使所述第一电极层110具有较高的稳定性，使得金属离子不易扩散。
所述第一电极层110的材料包括TiN和TaN中的一种或两种。本实施例中，所述第一电极层110的材料为TiN。
本实施例中，所述叠层结构作为第一叠层结构。
本实施例中，所述第一叠层结构的数量为多个，且多个所述第一叠层结构之间相互分立。相应地，所形成MIM电容的数量也为多个。
所述电容介质层115用于作为MIM电容中的绝缘层。
本实施例中，所述电容介质层115的材料为高k介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。
具体地，所述电容介质层115为堆叠形成的高k介质层，即所述电容介质层115为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层115的厚度满足工艺需求的同时，具有较好的形成质量。
为此，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的任意多种。本实施例中，电容介质层115为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
所述第二电极层120用于作为MIM电容的上极板。
因此，所述第二电极层120的材料也为导电材料。具体地，所述第二电极层120的材料也为氮化金属。氮化金属为惰性金属，从而使所述第二电极层120具有较高的稳定性，使得金属离子不易扩散。
所述第二电极层120的材料包括TiN和TaN中的一种或两种。本实施例中，所述第二电极层120的材料为TiN。
需要说明的是，本实施例中，所述半导体结构还包括：应力缓冲层105，位于所述第二电极层120与所述黏附层130之间。
所述应力缓冲层105用于进一步增加刻蚀停止层140与第二电极层120之间的粘附性。
本实施例中，所述应力缓冲层105的材料为氧化硅。氧化硅材料与其他材料的粘附性均较好，从而有利于提高刻蚀停止层140与第二电极层120之间的粘附性。
本实施例中，黏附层130和保形覆盖所述黏附层130的刻蚀停止层140构成第二叠层结构。相应地，所述第二叠层结构覆盖第一叠层结构的侧壁表面和顶部、以及所述第一电极层110的部分表面，且覆盖各第一叠层结构的第二叠层结构之间相互分立。
所述黏附层130覆盖所述第一叠层结构的侧壁表面和顶部、以及第一电极层110的部分表面。具体的，本实施例中，所述黏附层130覆盖电容介质层115的侧壁表面、第二电极层120的侧壁表面、应力缓冲层105的顶部表面和侧壁表面、以及第一电极层110的部分表面。
本实施例中，所述黏附层130与所述应力缓冲层105的材料相同，从而提高工艺兼容性，进一步提高所述黏附层130用于增加刻蚀停止层140和电极层之间粘附性的效果。
具体地，所述黏附层130的材料包括氧化硅，具体地，本实施例中的黏附层130采用的是高质量的氧化硅，体现在氧化硅内部缺陷较少，应力较小，例如：黏附层130采用的高质量氧化硅的应力为100MPa～500MPa，黏附层130采用的高质量的氧化硅与刻蚀停止层140的材料之间的晶格常数差异、以及热膨胀系数差异均较小，高质量的氧化硅与电极层(包括第一电极层110和第二电极层120)之间材料的晶格常数差异、以及热膨胀系数差异均较小，从而保证所述黏附层130能够起到增加刻蚀停止层140和电极层之间粘附性的作用。
而且，氧化硅是半导体领域中常用且易于获得的材料，有利于提高工艺兼容性、降低成本，此外，氧化硅为绝缘材料，有利于减小对半导体结构电学性能的影响。
需要说明的是，所述黏附层130的厚度与刻蚀停止层140的厚度相比不宜过小，也不宜过大。如果所述黏附层130的厚度与所述刻蚀停止层140的厚度相比过小，容易降低所述黏附层130用于增加所述刻蚀停止层140与电极层之间粘附性的效果；如果所述黏附层130的厚度与所述刻蚀停止层140的厚度相比过大，则在形成第一导电插塞160和第二导电插塞170时形成第一导电通孔和第二导电通孔的步骤中，刻蚀介电层150和所述刻蚀停止层140后，刻蚀所述黏附层130以露出所述第一电极层110或第二电极层120的难度较大，容易增加对第一电极层110和第二电极层120造成误刻蚀的风险。为此，本实施例中，所述黏附层130的厚度是所述刻蚀停止层140厚度的十分之一至五分之一。
形成第一导电插塞160和第二导电插塞170通常包括刻蚀介电层150的步骤，所述刻蚀停止层140顶面用于在该刻蚀步骤中起到定义刻蚀停止位置的作用，以免引起过刻蚀的问题，从而降低对第一电极层110和第二电极层120造成误刻蚀的概率。
所述刻蚀停止层140的材料包括氮化硅、氮氧化硅、含碳氮化硅、或碳氮化硅硼。所述材料与介电层150的材料具有较大的刻蚀选择比，从而使刻蚀停止层140能够起到定义刻蚀停止位置的作用。
所述刻蚀停止层140为单层或多层结构。本实施例中，刻蚀停止层140为多层结构，所述刻蚀停止层140包括第一刻蚀停止层141和位于第一刻蚀停止层141上的第二刻蚀停止层142。第一刻蚀停止层141与黏附层130相接触。
本实施例中，所述刻蚀停止层140为多层结构，所述第一刻蚀停止层141的厚度为1纳米至10纳米，所述第一刻蚀停止层141的厚度较薄，从而使所述第一刻蚀停止层141与黏附层130的接触性能较好，进而提高刻蚀停止层140与黏附层130之间的应力匹配度。
本实施例中，所述第一刻蚀停止层141的材料为含碳氮化硅。
本实施例中，所述刻蚀停止层140还包括位于所述第一刻蚀停止层141上的第二刻蚀停止层142。
本实施例中，所述第二刻蚀停止层142与第一刻蚀停止层141的材料相同，所述第二刻蚀停止层142的材料也为含碳氮化硅，有利于提高工艺兼容性。
介电层150用于实现第一导电插塞160和第二导电插塞170之间的电隔离。
本实施例中，所述介电层150的材料为氧化硅。氧化硅为半导体工艺中常用的绝缘材料，有利于降低工艺成本、提高工艺兼容性。
在其他实施例中，所述介电层的材料还可以为低k介质材料、超低k介质材料、氮化硅或氮氧化硅等绝缘材料。
所述第一导电插塞160和第二导电插塞170用于使MIM电容与外部电路或其他互连结构实现电连接。
具体地，所述第一导电插塞160用于实现第一电极层110与外部电路或其他互连结构的电连接，所述第二导电插塞170用于实现第二电极层120与外部电路或其他互连结构的电连接。
本实施例中，所述第一导电插塞160的材料为Cu。在其他实施例中，第一导电插塞的材料还可以为Al、Co或W等其他合适的导电材料。
本实施例中，所述第二导电插塞170与第一导电插塞160的材料相同，所述第二导电插塞170的材料为Cu。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一电极层；
在所述第一电极层上形成一个或多个相隔离的叠层结构，所述叠层结构包括电容介质层以及位于所述电容介质层上的第二电极层；
形成黏附层以及保形覆盖所述黏附层的刻蚀停止层，所述黏附层覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面；
形成覆盖所述刻蚀停止层和所述第一电极层的介电层；
形成贯穿所述介电层、刻蚀停止层和黏附层且与所述第一电极层相接触的第一导电插塞，以及贯穿所述介电层、刻蚀停止层和黏附层且与所述第二电极层相接触的第二导电插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层为单层结构，所述刻蚀停止层的材料通过原子层沉积工艺形成；
或者，所述刻蚀停止层为多层结构，所述刻蚀停止层包括位于所述黏附层表面的第一刻蚀停止层和位于所述第一刻蚀停止层上的第二刻蚀停止层，所述第一刻蚀停止层的材料通过原子层沉积工艺形成。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀停止层的厚度为1纳米至10纳米。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀停止层的材料包括氮化硅、氮氧化硅、含碳氮化硅、或碳氮化硅硼。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述黏附层的厚度是所述刻蚀停止层厚度的十分之一至五分之一。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述黏附层的材料包括氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述黏附层和所述刻蚀停止层的步骤包括：形成初始黏附层，保形覆盖所述叠层结构的顶面和侧壁、以及所述第一电极层；
形成保形覆盖所述初始黏附层的初始刻蚀停止层；
去除位于第一电极层上的部分所述初始刻蚀停止层和部分所述初始黏附层，剩余所述初始黏附层作为所述黏附层，剩余所述初始刻蚀停止层作为所述刻蚀停止层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用等离子体增强化学气相沉积工艺或原子层沉积工艺形成所述初始黏附层。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，采用沉积工艺形成所述初始黏附层，所述沉积工艺的工艺温度小于或等于350℃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述叠层结构的步骤中，所述叠层结构上还形成有应力缓冲层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述叠层结构和所述应力缓冲层的步骤包括：形成保形覆盖所述第一电极层的初始介质层、以及位于所述初始介质层上的初始电极层；
在所述初始电极层上形成应力缓冲膜；
在所述应力缓冲膜上形成掩膜层；
以所述掩膜层为掩膜，依次刻蚀所述应力缓冲膜、初始电极层和初始介质层，剩余所述初始电极层作为所述第二电极层，剩余所述初始介质层作为所述电容介质层；
其中，剩余所述应力缓冲膜作为所述应力缓冲层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述黏附层与所述应力缓冲层的材料相同。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一导电插塞和所述第二导电插塞的步骤包括：在所述介电层、刻蚀停止层和黏附层中形成露出所述第一电极层的第一导电通孔；
在所述介电层、刻蚀停止层和黏附层中形成露出所述第二电极层的第二导电通孔；
在所述第一导电通孔和第二导电通孔中形成导电层，位于所述第一导电通孔中的所述导电层作为所述第一导电插塞，位于所述第二导电通孔中的所述导电层作为所述第二导电插塞。
14.一种半导体结构，其特征在于，包括：
基底；
第一电极层，位于所述基底上；
一个或多个相隔离的叠层结构，位于第一电极层上，所述叠层结构包括电容介质层以及位于所述电容介质层上的第二电极层；
黏附层，所述黏附层覆盖所述叠层结构的侧壁表面和顶部、以及所述第一电极层的部分表面；
保形覆盖所述黏附层的刻蚀停止层；
介电层，覆盖所述刻蚀停止层和所述第一电极层；
第一导电插塞，贯穿所述介电层、刻蚀停止层和黏附层且与所述第一电极层相接触；
第二导电插塞，贯穿所述介电层、刻蚀停止层和黏附层且与所述第二电极层相接触。
15.如权利要求14所述的半导体结构，其特征在于，所述刻蚀停止层为单层结构；
或者，所述刻蚀停止层为多层结构，所述刻蚀停止层包括位于所述黏附层表面的第一刻蚀停止层和位于所述第一刻蚀停止层上的第二刻蚀停止层，所述第一刻蚀停止层的厚度为1纳米至10纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述刻蚀停止层的材料包括氮化硅、氮氧化硅、含碳氮化硅、或碳氮化硅硼。
17.如权利要求14所述的半导体结构，其特征在于，所述黏附层的厚度是所述刻蚀停止层厚度的十分之一至五分之一。
18.如权利要求14所述的半导体结构，其特征在于，所述黏附层的材料包括氧化硅。
19.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：应力缓冲层，位于所述第二电极层与所述黏附层之间。
20.如权利要求19所述的半导体结构，其特征在于，所述黏附层与所述应力缓冲层的材料相同。
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