KR20030001828A - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명의 반도체 장치의 커패시터 제조방법은 브릿지가 발생하지 않는한 몰드 산화막 패턴 간의 간격을 최대한 넓힌 후에 라이너막 패턴 및 스토리지 전극용 폴리실리콘막을 형성하고, 상기 스토리지 전극용 폴리실리콘막을 평탄화하여 셀별로 노드 분리되는 스토리지 폴리실리콘 전극을 형성한다. 이에 따라, 본 발명은 스토리지 폴리실리콘 전극들간에 브릿지(bridge)가 발생 문제점을 해결하여 비트 페일(bit fail)을 억제할 수 있다. 그리고, 본 발명은 스토리지 폴리실리콘 전극 형성 후에 스토리지 폴리실리콘 전극 내외부의 몰드 산화막 패턴, 라이너막 패턴 및 식각 정지막 패턴을 제거한다. 이에 따라, 본 발명은 스토리지 폴리 실리콘 전극의 외벽과 내벽을 이용하여 커패시턴스값을 증가시킬 수 있다.

Description

반도체 장치의 커패시터 제조방법{Fabrication method of capacitor in semiconductor device}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 반도체 장치의 커패시터 제조방법에 관한 것이다.

일반적으로, 반도체 장치가 고집적화됨에 따라 커패시터로 사용되는 면적이 점차 작아져 원하는 커패시턴스를 확보하기가 어려워지게 되었다. 이에 따라, 좁은 면적에서 큰 커패시턴스를 얻기 위하여 스토리지 폴리실리콘 전극을 실린더 구조로 채용하고 있다.

더욱이, 스토리지 폴리실리콘 전극을 실린더 구조로 채용할 경우, 커패시턴스를 더욱 크게 하기 위하여 스토리지 폴리실리콘 전극의 높이를 크게하여야 한다. 그러나, 스토리지 폴리실리콘 전극의 높이가 높아짐에 따라 식각공정을 이용하여 실린더형의 스토리지 폴리실리콘 전극, 즉 실린더형의 스토리지 폴리실리콘 전극패턴을 형성할 때 스토리지 폴리실리콘 전극 패턴이 경사지게 형성되어 스토리지 폴리실리콘 전극 패턴이 잘 형성할 수가 없게 된다.

특히, 스토리지 폴리실리콘 전극 패턴의 형성을 위한 식각시에 스토리지 폴리실리콘 전극용 폴리실리콘막의 하단부(하부 영역)는 패터닝되지 않아 저항성 페일(fail)이 발생하는 문제점이 있다. 또한, 스토리지 폴리실리콘 전극 패턴의 형성을 위한 식각시 식각해야할 스토리지 폴리실리콘 전극용 폴리실리콘막의 높이가 높아 가는 선 모양의 흠(striation)이 발생한다. 이렇게 가는 선 모양의 흠이 발생할 경우 이웃하는 스토리지 폴리실리콘 전극들간에 브릿지(bridge)가 발생하여 비트 페일(bit fail)이 발생하는 문제점이 있다. 또한, 상술한 바와 같이 스토리지 폴리 실리콘 전극 패턴이 정확히 형성되지 않으면 커패시턴스값을 원하는데로 크게 할 수 없게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 스토리지 폴리실리콘 전극(스토리지 폴리실리콘 전극 패턴)을 정확히 형성할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는 데 있다.

도 1 내지 도 9는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 커패시터 제조방법은 콘택 패드가 형성된 반도체 기판 상에 층간 절연막 및 식각 정지막을 순차적으로 형성한다. 상기 식각 정지막은 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 콘택 패드의 상부를 오픈하도록 상기 식각 정지막 상에 몰드 산화막 패턴을 형성한다. 상기 몰드 산화막 패턴은 상기 식각 정지막 상에 몰드 산화막을 형성한 후 사진식각공정으로 이방성식각하여 형성할 수 있다. 상기 몰드 산화막 패턴을 형성한 다음, 후 공정에서 스토리지 폴리실리콘 전극간에 브릿지가 발생하지 않도록 상기 몰드 산화막 패턴을 등방성 식각하여 상기 몰드 산화막 패턴 간의 간격을 넓힐수도 있다.

계속하여, 상기 몰드 산화막 패턴의 양측벽에 라이너막 패턴을 형성한다. 상기 라이너막 패턴은 상기 몰드 산화막 패턴 및 식각 정지막이 형성된 반도체 기판의 전면에 라이너막을 덮은 후, 에치백하여 형성할 수 있다. 상기 라이너막은 실리콘 질화막을 이용하여 형성할 수 있다.

다음에, 상기 콘택 패드의 상부의 식각 정지막을 이방성 식각하여 식각 정지막 패턴을 형성한 후, 상기 콘택 패드의 상부의 층간절연막을 식각하여 상기 콘택 패드을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 계속하여, 상기 콘택홀의 내벽과 상기 콘택 패드, 라이너막 패턴 및 몰드 산화막 패턴의 표면에 폴리실리콘막을 형성한다.

다음에, 상기 콘택홀을 충분히 매몰하도록 매립 산화막을 형성한 후, 상기 매립 산화막 및 폴리실리콘막을 평탄화하여 상기 콘택홀의 내부에 매립된 매립 산화막 패턴과 이에 의해 셀별로 노드분리되는 스토리지 폴리실리콘 전극을 형성한다. 상기 매립 산화막 패턴 및 스토리지 폴리실리콘막 전극은 상기 라이너막 패턴 및 몰드 산화막 패턴의 표면을 식각정지점으로 하여 상기 매립 산화막 및 폴리실리콘막을 화학기계적연마하여 형성할 수 있다. 계속하여, 상기 몰드 산화막 패턴, 상기 라이너막 패턴 및 식각 정지막 패턴을 제거한다.

상술한 바와 같은 본 발명의 반도체 장치의 커패시터 제조방법은 스토리지 폴리실리콘 전극들간에 브릿지(bridge)의 발생을 방지하여 비트 페일(bit fail)의 발생을 억제하고, 스토리지 폴리 실리콘 전극의 외벽과 내벽을 이용하여 커패시턴스값을 증가시킬 수 있다.

이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.

도 1 내지 도 9는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 제1 층간 절연막(15) 내에 콘택 패드(13)가 형성된 반도체 기판(11) 상에 제2 층간 절연막(17) 및 식각 정지막(19, etching stopping layer)을 형성한다. 상기 반도체 기판(11)은 실리콘 기판을 이용하며, 상기 제1 층간 절연막(15) 및 제2 층간 절연막(17)은 실리콘 산화막으로 형성한다. 상기 식각 정지막(19)은 실리콘 질화막을 이용하여 형성한다.

계속하여, 상기 콘택 패드(13)의 상부를 오픈하도록 상기 식각 정지막(19) 상에 몰드 산화막 패턴(21)을 형성한다. 상기 몰드 산화막 패턴(21)은 상기 식각 정지막(19) 상에 몰드 산화막을 형성한 후 사진식각공정으로 이방성식각하여 형성한다.

도 2를 참조하면, 습식식각방법으로 상기 몰드 산화막 패턴(21)을 등방성 식각하여 상기 몰드 산화막 패턴(21)간의 간격을 최대한 넓힌다. 다만, 넓혀진 몰드 산화막 패턴(21a)으로 인하여 후의 스토리지 폴리실리콘 전극들 간에 브릿지가 발행하지 않도록 해야 한다.

도 3을 참조하면, 상기 몰드 산화막 패턴(21a) 및 식각 정지막(19)이 형성된 반도체 기판(11)의 전면에 라이너막(23)을 얇게 덮는다. 상기 라이너막(23)은 상기 몰드 산화막 패턴(21a)을 보호하기 위하여 형성한다. 상기 라이너막(23)은 실리콘 질화막을 이용하여 형성한다.

도 4를 참조하면, 상기 라이너막(23)을 에치백하여 상기 몰드 산화막 패턴(21a)의 양측벽에만 라이너막 패턴(23a)를 형성한다. 다시 말하면, 상기 콘택 패드(13)의 상부의 식각 정지막(19) 상에 형성된 라이너막(23)과 몰드 산화막 패턴(21)의 표면에 형성된 라이너막(23)은 식각되어 제거된다.

도 5를 참조하면, 상기 콘택 패드(13)의 상부의 식각 정지막(19)을 이방성 식각하여 식각 정지막 패턴(19a)를 형성한다. 이에 따라, 상기 식각 정지막 패턴(19a)는 몰드 산화막 패턴(21a) 및 라이너막 패턴(23a)의 하부에만 형성된다.

계속하여, 상기 콘택 패드(13)의 상부의 제2 층간절연막(17)을 셀프 얼라인콘택 방법을 이용하여 식각한다. 이로써, 상기 콘택 패드(13)을 노출하는 콘택홀(24)을 갖는 제2 층간 절연막 패턴(17a)이 형성된다.

도 6을 참조하면, 상기 콘택홀(24)이 형성된 반도체 기판(11)의 전면에 스토리지 폴리실리콘 전극용으로 폴리실리콘막(25)를 형성한다. 즉, 상기 폴리실리콘막(25)는 콘택홀(24)의 내벽과 상기 콘택 패드(13), 라이너막 패턴(23a) 및 몰드 산화막 패턴(21a)의 표면에 형성된다. 이에 따라, 상기 콘택 패드(13)와 폴리실리콘막(25)이 전기적으로 연결된다. 계속하여, 상기 콘택홀(23)을 충분히 매몰하도록 매립 산화막(27)을 형성한다.

도 7을 참조하면, 상기 매립 산화막(27) 및 폴리실리콘막(25)을 평탄화한다. 다시 말하면, 상기 라이너막 패턴(23a) 및 몰드 산화막 패턴(21a)의 표면을 식각정지점으로 하여 상기 매립 산화막(27) 및 폴리실리콘막(25)을 화학기계적연막(chemical mechanical polishing, CMP)하여 제거한다. 이렇게 되면, 상기 매립 산화막(27)은 콘택홀(24)의 내부에만 매립되는 매립 산화막 패턴(27a)이 되고, 상기 폴리실리콘막(25)는 매립 산화막 패턴(27a)에 의해 셀별로 노드 분리되는 스토리지 폴리실리콘 전극(25a)이 된다.

도 8 및 도 9를 참조하면, 먼저, 도 8에 도시한 바와 같이 상기 스토리지 폴리실리콘 전극(25a)의 내외부의 상기 몰드 산화막 패턴(21a)을 식각하여 제거한다. 이어서, 도 9에 도시한 바와 같이 상기 스토리지 폴리실리콘 전극(25a)의 외부의 상기 라이너막 패턴(23a) 및 식각 정지막 패턴(19a)을 제거한다. 계속하여, 상기 스토리지 폴리실리콘 전극(25a)가 형성된 반도체 기판(11)의 전면에 유전체막(도시안함) 및 플레이트 전극(도시 안함)을 순차적으로 형성함으로써 반도체 장치의 커패시터 제조방법을 완료한다.

상술한 바와 같이 본 발명의 반도체 장치의 커패시터 제조방법은 브릿지가 발생하지 않는한 몰드 산화막 패턴 간의 간격을 최대한 넓힌 후에 라이너막 패턴 및 스토리지 전극용 폴리실리콘막을 형성하고, 상기 스토리지 전극용 폴리실리콘막을 평탄화하여 셀별로 노드 분리되는 스토리지 폴리실리콘 전극을 형성한다. 이에 따라, 본 발명은 종래의 스토리지 폴리실리콘 전극들간에 브릿지(bridge)가 발생 문제점을 해결하여 비트 페일(bit fail)을 억제할 수 있다.

또한, 본 발명의 반도체 장치의 커패시터 제조방법은 스토리지 폴리실리콘 전극 형성 후에 상기 스토리지 폴리실리콘 전극 내외부의 몰드 산화막 패턴, 라이너막 패턴 및 식각 정지막 패턴을 제거한다. 이에 따라, 본 발명은 스토리지 폴리 실리콘 전극의 외벽과 내벽을 이용하여 커패시턴스값을 증가시킬 수 있다.

Claims (7)

1. 콘택 패드가 형성된 반도체 기판 상에 층간 절연막 및 식각 정지막을 순차적으로 형성하는 단계;

   상기 콘택 패드의 상부를 오픈하도록 상기 식각 정지막 상에 몰드 산화막 패턴을 형성하는 단계;

   상기 몰드 산화막 패턴의 양측벽에 라이너막 패턴를 형성하는 단계;

   상기 콘택 패드의 상부의 식각 정지막을 이방성 식각하여 식각 정지막 패턴을 형성하는 단계;

   상기 콘택 패드의 상부의 층간절연막을 식각하여 상기 콘택 패드을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;

   상기 콘택홀의 내벽과 상기 콘택 패드, 라이너막 패턴 및 몰드 산화막 패턴의 표면에 폴리실리콘막을 형성하는 단계;

   상기 콘택홀을 충분히 매몰하도록 매립 산화막을 형성하는 단계;

   상기 매립 산화막 및 폴리실리콘막을 평탄화하여 상기 콘택홀의 내부에 매립된 매립 산화막 패턴과 이에 의해 셀별로 노드분리되는 스토리지 폴리실리콘 전극을 형성하는 단계; 및

   상기 몰드 산화막 패턴, 상기 라이너막 패턴 및 식각 정지막 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 식각 정지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 몰드 산화막 패턴은 상기 식각 정지막 상에 몰드 산화막을 형성한 후 사진식각공정으로 이방성식각하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 몰드 산화막 패턴을 형성하는 단계후에 상기 몰드 산화막 패턴을 등방성 식각하여 상기 몰드 산화막 패턴 간의 간격을 넓히는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
5. 제1항에 있어서, 상기 라이너막 패턴을 형성하는 단계는 상기 몰드 산화막 패턴 및 식각 정지막이 형성된 반도체 기판의 전면에 라이너막을 덮는 단계와, 상기 라이너막을 에치백하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
6. 제5항에 있어서, 상기 라이너막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
7. 제1항에 있어서, 상기 매립 산화막 패턴 및 스토리지 폴리실리콘막 전극은 상기 라이너막 패턴 및 몰드 산화막 패턴의 표면을 식각정지점으로 하여 상기 매립 산화막 및 폴리실리콘막을 화학기계적연마하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.