KR20110030088A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제1 휨 방지층을 구비한 제1 반도체 칩; 상기 본딩패드들을 외부로 노출하는 크기를 가지며, 상기 제1 반도체 칩의 상기 상면 상에 부착된 실리콘 물질층; 및 상기 실리콘 물질층 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제2 휨 방지층을 구비한 제2 반도체 칩을 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 박형으로 제작되는 웨이퍼나 반도체 칩의 뒤틀림에 따른 공정 불량을 방지할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개 내지 수천 개가 구비된다. 이러한 반도체 칩 자체로는 외부로부터 신호를 전달해 주거나 전달받을 수 없기 때문에 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견딜 수 있도록 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증 대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
이러한 경박 단소화의 추세에 부흥하기 위해, 협소한 공간을 활용하여 보다 얇고 가벼운 박형의 반도체 패키지에 대한 요구가 급격히 발생하고 있다.
박형의 반도체 패키지를 제작하기 위해서는 보다 얇은 두께로 반도체 칩을 제작하는 것이 선행되어야 하나, 박형의 반도체 칩을 제작하는 기술과 관련하여 정체된 상황이다.
주요 문제점으로 지적되고 있는 것은 웨이퍼의 하면을 백그라인딩한 후, 쏘잉으로 개별 반도체 칩을 제작하다 보면 박형으로 제작된 반도체 칩에 변형이 나타나는 휨 불량이 발생하는 데 있다. 이러한 휨 불량으로 인해 반도체 패키지를 제작하기 위한 후속 공정을 진행하는 데 어려움이 따르게 된다.
이러한 휨 불량은 반도체 칩의 활성면을 보호하는 보호층이 반도체 칩과 이종 물질로 제작되는 데 그 주된 원인이 있다. 즉, 반도체 칩의 두께가 점점 얇아짐에 따라 잔류 응력으로 인해 보호층이 반도체 칩을 수축하려는 힘이 작용하는 데 기인하여 반도체 칩에 뒤틀림을 유발하고 있다.
특히, 백그라인딩 공정을 수행하여 각 반도체 칩의 두께를 50㎛ 이하로 가져갈 경우에는 다이 어태치 장치를 이용한 다이 어태치 공정시, 각 반도체 칩에 크랙이 발생하는 문제로 인해 로우 프로파일의 반도체 패키지를 제작하는 데 한계에 다다른 상황이다.
본 발명의 실시예는 웨이퍼 또는 반도체 칩의 휨을 최소화함과 더불어 다이 어태치 공정시 각 반도체 칩에 크랙이 발생하는 것을 방지한 반도체 패키지 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제1 휨 방지층을 구비한 제1 반도체 칩; 상기 본딩패드들을 외부로 노출하는 크기를 가지며, 상기 제1 반도체 칩의 상기 상면 상에 부착된 실리콘 물질층; 및 상기 실리콘 물질층 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제2 휨 방지층을 구비한 제2 반도체 칩을 포함하는 것을 특징으로 한다.
상기 실리콘 물질층은 베어 상태의 웨이퍼인 것을 특징으로 한다.
상기 제1 및 제2 휨 방지층은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속물질로 이루어진 것을 특징으로 한다.
상기 기판과 제1 및 제2 반도체 칩들 상호 간을 전기적 및 물리적으로 각각 연결하는 본딩부재 및 접착부재를 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 상면에 본딩패드들을 노출하는 크기를 갖는 실리콘 물질층이 형성되고, 상기 상면에 대향하는 하면에 제1 휨 방지층이 형성된 다수의 제1 반도체 칩을 마련하는 단계; 상면에 본딩패드들이 형성되고, 상기 상면에 대향하는 하면에 제2 휨 방지층이 형성된 다수의 제2 반도체 칩을 마련하는 단계; 기판을 준비하는 단계; 및 상기 기판 상에 상기 실리콘 물질층 및 제1 휨 방지층을 구비한 다수의 제1 반도체 칩과, 상기 제2 휨 방지층을 구비한 다수의 제2 반도체 칩을 차례로 스택하는 단계를 포함하는 것을 특징으로 한다.
상기 다수의 제1 반도체 칩을 마련하는 단계는,
상기 본딩패드들이 구비된 반도체 칩들을 포함한 제1 웨이퍼의 상면 상에 베어 상태의 제2 웨이퍼를 부착하는 단계; 상기 제1 웨이퍼의 하면을 백그라인딩하는 단계; 상기 백그라인딩된 제1 웨이퍼의 하면 상에 제1 휨 방지층을 형성하는 단계; 상기 제2 웨이퍼를 식각하여 상기 제1 웨이퍼에서의 상기 각 반도체 칩의 본딩패드를 노출시키는 단계; 및 상기 식각된 제2 웨이퍼를 포함한 제1 웨이퍼를 쏘잉하여, 상기 본딩패드들을 노출하는 크기를 갖는 실리콘 물질층이 구비된 다수의 제1 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 한다.
상기 다수의 제2 반도체 칩을 마련하는 단계는,
상기 본딩패드들이 구비된 반도체 칩들을 포함한 제3 웨이퍼의 상면 상에 베어 상태의 제4 웨이퍼를 부착하는 단계; 상기 제3 웨이퍼의 하면을 백그라인딩하는 단계; 상기 백그라인딩된 제3 웨이퍼의 하면 상에 상기 제2 휨 방지층을 형성하는 단계; 상기 제4 웨이퍼를 제거하는 단계; 및 상기 제2 휨 방지층을 구비한 제3 웨 이퍼를 반도체 칩 영역별로 쏘잉하여 다수의 제2 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 휨 방지층은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속물질로 이루어진 것을 특징으로 한다.
본 발명은 각 반도체 칩의 후면에 휨 방지층을 형성하여 반도체 칩의 휨을 방지할 수 있다.
또한, 본 발명은 실리콘 물질층을 사이에 두고 상하 반도체 칩을 부착하는 것을 통해 다이 어태치 공정시 각 반도체 칩에 크랙이 발생하는 것을 방지할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 기판(110) 상에 접착부재(도시안함) 및 본딩부재(116)를 매개로 제1 반도체 칩(152)과 제2 반도체 칩(154)이 전기적 및 물리적으로 각각 부착된다. 기판(110)은 제1면(110a)과, 상기 제1면(110a)과 대향하는 제2면(110b)을 갖는다.
기판(110)의 제1면(110a)에는 본드핑거(122)들이, 제2면(110b)에는 볼랜드(124)들이 각각 구비된다. 이때, 제1 반도체 칩(152)과 제2 반도체 칩(154)의 사이 공간으로 실리콘 물질층(160)이 더 개재된다.
실리콘 물질층(160)은 제1 반도체 칩(152) 상에 부착될 수 있다. 상기 실리콘 물질층(160)은 다이 어태치 장치(도시안함)를 이용한 다이 어태치 공정시, 각 반도체 칩(152, 154)에 크랙이 발생하는 것을 완화하는 완충제의 기능을 한다.
실리콘 물질층(160)은 일 예로 베어 상태의 웨이퍼일 수 있다. 실리콘 물질층(160)은 제1 반도체 칩(152)의 상면에 구비된 본딩패드(112)들을 외부로 노출하는 크기를 가지는 것이 바람직하다. 즉, 제1 반도체 칩(152)은 상면에 구비된 실리콘 물질층(160)이 일정 두께를 가지며 본딩패드(112)들을 노출하는 크기로 제작된다.
따라서, 본딩부재(116)를 이용한 본딩 공정시 본딩부재(116)를 삽입하기 위한 추가 공간을 확보할 필요가 없어 공정 수율을 향상시킬 수 있다.
본딩부재(116)는 일 예로 금속 와이어를 포함할 수 있다. 이와 다르게, 본딩부재(116)는 범프가 이용될 수 있다. 본딩부재(116)로 범프를 이용할 경우, 기판(110)과 제1 반도체 칩(150a)은 플립칩 본딩하는 것이 바람직하다.
상기 제1 반도체 칩(152)과 제2 반도체 칩(154)은 본딩패드(112)가 형성된 상면과 대향하는 하면의 일부 두께가 각각 제거된 상태이다. 도면으로 제시하지는 않았지만, 제1 및 제2 반도체 칩(150a, 150b)은 각각의 상면에 위치하는 본딩패 드(112)를 외부로 노출하며, 본딩패드(112)를 제외한 상부 전면을 덮는 보호층(도시안함)이 더 구비된다.
제1 반도체 칩(152)은 상기 상면과 대향하는 하면에 제1 휨 방지층(140)이 더 형성된다. 또한, 제2 반도체 칩(154)은 상면과 대향하는 하면에 제2 휨 방지층(142)이 형성된다.
이때, 상기 제1 및 제2 휨 방지층(140, 142)은 제1 및 제2 반도체 칩(152, 154)의 두께를 점점 얇게 제작하는 과정에서, 제1 및 제2 반도체 칩(152, 154)에 구비된 보호층이 각 반도체 칩(152, 154)에 가하는 힘에 의한 수축 방향과 반대로 작용하여 상호 간의 힘을 상쇄시킨다. 따라서, 박형의 반도체 칩에서 발생하는 휨에 따른 불량을 최소화할 수 있다.
도면으로 제시하지는 않았지만, 둘 이상의 제1 반도체 칩(152)과 둘 이상의 제2 반도체 칩(154)을 부착할 경우에는 제1 반도체 칩(152)들과 제2 반도체 칩(154)들은 상호 교대로 부착하는 것이 바람직하다. 이때, 제1 반도체 칩(152)들과 제2 반도체 칩(154)들은 기수 및 우수의 반도체 칩들인 것으로 이해될 수 있다.
상기 접착부재는 기판(110)과 제1 휨 방지층(140) 사이, 및 상기 실리콘 물질층(160)과 제2 휨 방지층(142) 사이에 각각 개재되어 실리콘 물질층(160)을 포함한 제1 반도체 칩(152)과 제2 반도체 칩(154) 상호 간을 물리적으로 부착한다.
제1 및 제2 휨 방지층(140, 142)은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속물질로 이루어질 수 있다.
상기 제1 및 제2 반도체 칩(152, 154), 실리콘 물질층(160) 및 본딩부재(116)를 포함한 기판(110)의 상면을 밀봉하는 봉지제(170)가 더 형성될 수 있다. 봉지제(170)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다. 또한, 기판(110) 하면에 구비된 볼랜드(124)들에 외부접속단자(144)들이 더 부착될 수 있다. 외부접속단자(144)는 일 예로 솔더볼을 포함할 수 있다.
전술한 구성은 일부 두께가 각각 제거된 박형의 제1 및 제2 반도체 칩(152, 154)의 하면에 각각 형성된 제1 및 제2 휨 방지층(140, 142)을 통해 제1 및 제2 반도체 칩(152, 154)의 휨을 최소화할 수 있다.
또한, 제1 및 제2 반도체 칩(152, 154)의 사이에 위치하는 실리콘 물질층(160)을 통해 다이 어태치 공정시 각 반도체 칩(152, 154)에 크랙이 발생하는 것을 방지할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 제조 공정이 완료되어 다수의 반도체 칩 영역(A)을 가지며, 상면에 본딩패드(도시안함)들이 구비된 제1 웨이퍼(152a)와 베어 상태의 제2 웨이퍼(152b)를 준비한다. 제1 웨이퍼(152a) 및 제2 웨이퍼(152b)는 각각 상면과, 상기 상면과 대향하는 하면을 갖는다.
다음으로, 상면에 구비된 본딩패드들이 제2 웨이퍼(152b)의 하면과 맞닿도록 제1 웨이퍼(152a) 상에 제2 웨이퍼(152b)를 부착한다.
도 2b에 도시한 바와 같이, 상면에 제2 웨이퍼(152b)가 부착된 제1 웨이퍼(152a)의 하면을 원하는 두께가 잔류하도록 백그라인딩한다. 다음으로, 백그라인딩된 제1 웨이퍼(152a)의 하면 상에 제1 웨이퍼(152a)의 휨을 방지하기 위한 목적으로 제1 휨 방지층(140)을 형성한다.
도면으로 제시하지는 않았지만, 제1 휨 방지층(140)의 형성 단계는 제1 웨이퍼(152a)와 제2 웨이퍼(152b)의 위치가 상반되도록 회전한 상태에서 진행하는 것이 바람직하다.
제1 휨 방지층(140)은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속물질로 이루어질 수 있다.
도 2c에 도시한 바와 같이, 제1 휨 방지층(140)을 구비한 제1 웨이퍼(152a)에 부착된 제2 웨이퍼(152b)의 상면 상에 마스크 패턴(145)을 형성한다. 마스크 패턴(145)은 일 예로 포토 레지스트를 이용한 선택적인 노광 및 현상 공정에 의해 형성될 수 있다. 마스크 패턴(145)은 일 예로 필름이 이용될 수 있다.
도 2d에 도시한 바와 같이, 마스크 패턴(도 2c의 145)을 이용한 식각 공정으로 반도체 칩 영역(A)별 경계에 대응된 상기 제2 웨이퍼(152b)의 일부를 제거한다.
전술한 제2 웨이퍼(152b)의 일부를 제거하는 공정시, 제1 웨이퍼(152a)에 구비된 본딩패드들을 외부로 노출시키는 것이 바람직하다.
다음으로, 도 2e에 도시한 바와 같이, 식각된 제2 웨이퍼(도 2d의 152b)를 포함한 제1 웨이퍼(152a)를 반도체 칩 영역(A)별로 쏘잉하여 다수의 제1 반도체 칩(152)으로 분리한다.
상기 쏘잉 공정으로, 본딩패드들을 외부로 노출하는 크기를 갖는 다수의 실리콘 물질층(160) 및 제1 휨 방지층(140)을 포함한 다수의 제1 반도체 칩(152)을 마련할 수 있다.
도 2f에 도시한 바와 같이, 제조 공정이 완료되어 다수의 반도체 칩 영역(A)을 가지며, 상면에 본딩패드(도시안함)들이 구비된 제3 웨이퍼(154a)와 베어 상태의 제4 웨이퍼(154b)를 준비한다. 다음으로, 상면에 구비된 본딩패드들이 제4 웨이퍼(154b)의 하면과 맞닿도록 제3 웨이퍼(154a) 상에 제4 웨이퍼(154b)를 부착한다.
다음으로, 상면에 제4 웨이퍼(154b)가 부착된 제3 웨이퍼(154a)의 하면을 원하는 두께가 잔류하도록 백그라인딩한다. 다음으로, 백그라인딩된 제3 웨이퍼(154a)의 하면 상에 제3 웨이퍼(154a)의 휨을 방지하기 위한 목적으로 제2 휨 방지층(142)을 형성한다. 이때, 제2 휨 방지층(142)은 제1 휨 방지층(도 2b의 140)과 동일한 물질이 이용될 수 있다.
다음으로, 도 2g에 도시한 바와 같이, 제2 휨 방지층(142)을 구비한 제3 웨이퍼(도 2f의 154a)에 부착된 제4 웨이퍼(도 2f의 154b)를 모두 제거한다. 제4 웨이퍼를 제거하는 단계는 백그라인딩 공정 및 식각공정 중 적어도 하나 이상을 수행하는 것이 바람직하다.
다음으로, 상기 제2 휨 방지층(142)을 포함한 제3 웨이퍼를 반도체 칩 영 역(A)별로 쏘잉하여 다수의 제2 반도체 칩(154)으로 분리한다. 전술한 공정으로, 제2 휨 방지층(142)을 포함한 다수의 제2 반도체 칩(154)을 마련할 수 있다.
도 2h에 도시한 바와 같이, 본드핑거(122)들을 구비한 기판(110)을 준비한다. 다음으로, 기판(110) 상에 실리콘 물질층(160)들 및 제1 휨 방지층(140)을 포함한 제1 반도체 칩(152)들을 접착부재(도시안함) 및 본딩부재(116)를 매개로 전기적 및 물리적으로 연결한다.
다음으로, 상기 다수의 실리콘 물질층(160) 및 제1 휨 방지층(140)을 포함한 다수의 제1 반도체 칩(152) 상에 제2 휨 방지층(142)을 포함한 제2 반도체 칩(154)들을 접착부재 및 본딩부재(116)를 매개로 전기적 및 물리적으로 연결한다. 따라서, 다수의 제1 반도체 칩(152)과 다수의 제2 반도체 칩(154)은 이들에 구비된 다수의 실리콘 물질층(160)과 제2 휨 방지층(142)이 상호 맞닿도록 스택된다.
상기 본딩부재(116)는 기판(110)에 구비된 본드핑거(122)와 제1 및 제2 반도체 칩(152, 154)의 본딩패드 상호 간을 전기적으로 각각 연결한다.
도면으로 제시하지는 않았지만, 제1 반도체 칩(152)들, 실리콘 물질층(160)들 및 제2 반도체 칩(154)들을 포함하는 기판(110)의 상면을 밀봉하는 봉지제(도시안함)를 더 형성할 수 있다. 또한, 기판(110) 하면에 구비된 볼랜드(도시안함)들에 외부접속단자(도시안함)들을 부착하는 단계를 더 포함할 수 있다. 제1 및 제2 반도체 칩(152, 154)들과 실리콘 물질층(160)들을 포함한 기판(110)을 개별적으로 절단하여 각 반도체 패키지(도시안함)로 분리한다.
이때, 기판(110) 상에 다수의 제1 및 제2 반도체 칩(152, 154)을 차례로 부 착한 후 쏘잉 공정으로 개별 반도체 패키지를 제작하는 방식에 대해 설명하였으나, 이와 다르게 기판(110)을 쏘잉하는 공정을 수행하여 개별적으로 분리한 후, 분리된 기판(110) 상에 다수의 제1 및 제2 반도체 칩(152, 154)을 부착하여 개별 반도체 패키지를 제작하는 방식을 적용할 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (8)

  1. 기판;
    상기 기판 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제1 휨 방지층을 구비한 제1 반도체 칩;
    상기 본딩패드들을 외부로 노출하는 크기를 가지며, 상기 제1 반도체 칩의 상기 상면 상에 부착된 실리콘 물질층; 및
    상기 실리콘 물질층 상에 부착되며, 상면에 본딩패드들이 구비되고, 상기 상면과 대향하는 하면에 제2 휨 방지층을 구비한 제2 반도체 칩;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 실리콘 물질층은 베어 상태의 웨이퍼인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 및 제2 휨 방지층은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속물질로 이루어진 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 기판과 제1 및 제2 반도체 칩들 상호 간을 전기적 및 물리적으로 각각 연결하는 본딩부재 및 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 상면에 본딩패드들을 노출하는 크기를 갖는 실리콘 물질층이 형성되고, 상기 상면에 대향하는 하면에 제1 휨 방지층이 형성된 다수의 제1 반도체 칩을 마련하는 단계;
    상면에 본딩패드들이 형성되고, 상기 상면에 대향하는 하면에 제2 휨 방지층이 형성된 다수의 제2 반도체 칩을 마련하는 단계;
    기판을 준비하는 단계; 및
    상기 기판 상에 상기 실리콘 물질층 및 제1 휨 방지층을 구비한 다수의 제1 반도체 칩과, 상기 제2 휨 방지층을 구비한 다수의 제2 반도체 칩을 차례로 스택하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제 5 항에 있어서, 상기 다수의 제1 반도체 칩을 마련하는 단계는,
    상기 본딩패드들이 구비된 반도체 칩들을 포함한 제1 웨이퍼의 상면 상에 베어 상태의 제2 웨이퍼를 부착하는 단계;
    상기 제1 웨이퍼의 하면을 백그라인딩하는 단계;
    상기 백그라인딩된 제1 웨이퍼의 하면 상에 제1 휨 방지층을 형성하는 단계;
    상기 제2 웨이퍼를 식각하여 상기 제1 웨이퍼에서의 상기 각 반도체 칩의 본 딩패드를 노출시키는 단계; 및
    상기 식각된 제2 웨이퍼를 포함한 제1 웨이퍼를 쏘잉하여, 상기 본딩패드들을 노출하는 크기를 갖는 실리콘 물질층이 구비된 다수의 제1 반도체 칩으로 분리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 5 항에 있어서, 상기 다수의 제2 반도체 칩을 마련하는 단계는,
    상기 본딩패드들이 구비된 반도체 칩들을 포함한 제3 웨이퍼의 상면 상에 베어 상태의 제4 웨이퍼를 부착하는 단계;
    상기 제3 웨이퍼의 하면을 백그라인딩하는 단계;
    상기 백그라인딩된 제3 웨이퍼의 하면 상에 상기 제2 휨 방지층을 형성하는 단계;
    상기 제4 웨이퍼를 제거하는 단계; 및
    상기 제2 휨 방지층을 구비한 제3 웨이퍼를 반도체 칩 영역별로 쏘잉하여 다수의 제2 반도체 칩으로 분리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 5 항에 있어서, 상기 제1 및 제2 휨 방지층은 폴리이미드, 벤조싸이클로부텐 및 에폭시수지 중 적어도 어느 하나를 포함하는 무기물질, 또는, 알루미늄, 구리, 금, 납 및 이들 중 어느 하나의 합금 중 적어도 어느 하나를 포함하는 금속 물질로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
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