JP2015176937A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】メモリチップＭ１が形成される半導体ウエハＷ１が薄型化したとしても、搬送などの際に、薄型化に起因する困難が生ずることを防止する。また、撓みなどにより、半導体ウエハＷ１にクラックが発生することを防止する。
【解決手段】互いに個片化された複数のメモリチップＭ１が表面に配置されたダイシングテープ６３を作製する工程と、前記支持体の前記表面に複数のメモリチップＭ２を積層することにより、それぞれメモリチップＭ１及びメモリチップＭ２−１〜Ｍ２−３を積層してなる複数のチップ積層体Ｌを形成する工程と、ダイシングテープ６３から複数のチップ積層体Ｌを取り上げる工程とを備えることを特徴とする。
【選択図】図７

Description

本発明は半導体装置の製造方法に関し、特に、複数の半導体チップが積層された構造を有する半導体装置の製造方法に関する。
複数の半導体チップを積層したチップ積層体を用いることにより、大記憶容量の半導体装置を実現する技術が知られている。特許文献１〜４には、そのような半導体装置の製造方法の例が開示されている。
特許文献１〜３に開示される製造方法では、ダイシングによって個片化された半導体チップを積層することによって、チップ積層体を製造している。しかし、この製造方法には、チップ積層体の製造効率が悪く、製造コストが高くなるという問題がある。
そこで近年、ダイシング前のウエハ（ベースウエハ）の表面に形成された複数の半導体チップのそれぞれに個片化された半導体チップを積層させ、その後、ベースウエハをダイシングすることによってチップ積層体を製造するという、いわゆるＣｏＷ(Chip on Wafer)方式が検討されている。このＣｏＷ方式によれば、ベースウエハ上の複数の半導体チップの相対的な位置が固定されていることから、半導体チップのハンドリングが容易となる。したがって、チップ積層体の製造効率が改善されるので、特許文献１〜３に開示される製造方法に比べて製造コストの低減というメリットが得られる。特許文献４には、ＣｏＷ方式を採用した製造方法の一例が開示されている。
特開２０１０−２５１３４７号公報 特開２０１１−１２９６８４号公報 特開２０１３−２１９２３１号公報 特開２００６−２７８８１７号公報
ところで近年、ベースウエハを薄型化することによって半導体装置を低背化しようとする動きが顕著になっている。しかしながら、上記従来のＣｏＷ方式では、ベースウエハを土台として使用していることから、ベースウエハが薄型化されると、搬送などの際に困難が生ずる。また、ベースウエハの薄型化に伴い、撓みなどによって、ベースウエハにクラックが発生しやすくなるという問題も発生する。したがって、薄型化したベースウエハにも対応できる、チップ積層体の製造方法が必要とされている。
本発明による半導体装置の製造方法は、互いに個片化された複数の第１の半導体チップが表面に配置された支持体を作製する工程と、前記支持体の前記表面に複数の第２の半導体チップを積層することにより、それぞれ前記第１の半導体チップと１つ以上の前記第２の半導体チップとを積層してなる複数のチップ積層体を形成する工程と、前記支持体から前記複数のチップ積層体を取り上げる工程とを備えることを特徴とする。
本発明によれば、各第１の半導体チップを支持体の表面に配置した状態でチップ積層体の形成を行うので、第１の半導体チップが形成されるウエハ（ベースウエハ）が薄型化したとしても、搬送などの際に、薄型化に起因する困難が生ずることはない。また、撓みも発生しなくなるので、ベースウエハにクラックが発生することも防止される。
本発明の好ましい実施の形態による半導体装置１の略断面図である。 （ａ）は、図１に示したメモリチップＭ１の主面Ｍ１ｍを示す略平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応するメモリチップＭ１の略断面図である。 図２（ｂ）に示した領域Ｐ１におけるメモリチップＭ１の略断面図である。 （ａ）は、図１に示したメモリチップＭ２の主面Ｍ２ｍを示す略平面図であり、（ｂ）は、（ａ）のＢ−Ｂ線に対応するメモリチップＭ２の略断面図である。 図４（ｂ）に示した領域Ｐ２におけるメモリチップＭ２の略断面図である。 本発明の好ましい第１の実施の形態によるメモリチップＭ１の製造工程を示す図である。 ダイシングテープ６３の表面に複数のメモリチップＭ１が配置された状態を示す図である。 本発明の好ましい第１の実施の形態によるメモリチップＭ２の製造工程を示す図である。 本発明の好ましい第１の実施の形態によるチップ積層体Ｌの組み立て工程を示す図である。 ダイシングテープ６３の表面に複数のチップ積層体Ｌが配置された状態を示す図である。 本発明の好ましいメモリチップＭの回路構成を示すブロック図である。 チップ積層体Ｌの試験を行うためのウエハテストシステム１００の構成を示す模式図である。 ウエハテストシステム１００の一部を構成するプローブカード１１０の構成を示す模式図である。 チップ積層体Ｌの機能試験の工程を示すフローチャートである。 本発明の好ましい第１の実施の形態による半導体装置１の組み立て工程を示す図である。 本発明の好ましい第２の実施の形態によるメモリチップＭ１の製造工程を示す図である。 本発明の好ましい第３の実施の形態によるメモリチップＭ１の製造工程を示す図である。 本発明の好ましい実施の形態の第１の変形例による、表面に複数のメモリチップＭ１が配置された状態の支持体を示す図である。 本発明の好ましい実施の形態の第２の変形例による半導体装置１の略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本明細書では、本発明による半導体装置の製造方法について第１〜第３の実施の形態を挙げて説明するが、これらの実施の形態によって製造される半導体装置１の構成は共通である。そこで以下では、まず初めに完成品としての半導体装置１の構成について説明し、その後、第１〜第３の実施の形態について順次説明することとする。
まず、半導体装置１の構成について、図１〜図５を参照しながら説明する。
半導体装置１は、ＳｉＰ(System in Package)と呼ばれる、１つのパッケージ内に複数の半導体チップを有するタイプの半導体装置である。ＳｉＰには様々な機能を持った複数の半導体チップが搭載されるが、半導体装置１は、図１に示すように、半導体チップとして、１枚のロジックチップＣと、それぞれＤＲＡＭ(Dynamic Random Access Memory)である４枚のメモリチップＭ１，Ｍ２−１〜Ｍ２−３とを備えて構成される。ただし、本発明の適用対象は、このような構成の半導体装置に限定されない。
ロジックチップＣ、メモリチップＭ２−３、メモリチップＭ２−２、メモリチップＭ２−１、及びメモリチップＭ１は、この順で配線基板Ｂ上に積層される。このようにすべてのチップを積層した構造は、一般に３Ｄ(Three Dimension)構造と呼ばれる。なお、メモリチップＭ１及びメモリチップＭ２−１〜Ｍ２−３は、チップ積層体Ｌを構成する。また、以下の説明では、メモリチップＭ２−３、メモリチップＭ２−２、及びメモリチップＭ２−１をメモリチップＭ２と総称し、メモリチップＭ１及びメモリチップＭ２をメモリチップＭと総称する場合がある。
ロジックチップＣは、例えばＳｏＣ(System on Chip)やＭＰＵ(Micro-Processing Unit)などのコントロール系の半導体チップであり、半導体基板の主面に設けられる回路層ＣＬ内に各種の回路が形成された構成を有している。ロジックチップＣの主面には、それぞれ回路層ＣＬ内の回路に接続される複数の表面バンプ１１が形成される。一方、ロジックチップＣの裏面には、複数の裏面バンプ１２が形成される。これら裏面バンプ１２は、半導体基板を貫通する貫通電極１３を介して、回路層ＣＬ内の回路に接続される。
メモリチップＭは、例えばＤＲＡＭ(Dynamic Random Access Memory)などのメモリ系の半導体チップであり、半導体基板の主面に設けられる回路層ＭＬ内に各種の回路が形成された構成を有している。メモリチップＭの主面には、それぞれ回路層ＭＬ内の回路に接続される複数の表面バンプ１５（第１及び第２の主面バンプ電極）が形成される。また、メモリチップＭ２の裏面には、複数の裏面バンプ１６（裏面バンプ電極）が形成される。これら裏面バンプ１６は、半導体基板を貫通する貫通電極１７を介して、回路層ＭＬ内の回路に接続される。チップ積層体Ｌの最上層（配線基板Ｂから最も遠い層）に位置するメモリチップＭ１には、裏面バンプ１６及び貫通電極１７は設けられない。
配線基板Ｂは、ガラスクロス（ガラス繊維製の布）にエポキシ樹脂を含浸して形成した絶縁基材（ガラスエポキシ基材）２０と、それぞれ絶縁基材２０の一方の面（ロジックチップＣの搭載面）に形成された接続パッド２１及び絶縁膜２４と、それぞれ絶縁基材２０の他方の面に形成されたランド２２及び絶縁膜２５と、絶縁基材２０を貫通して接続パッド２１とランド２２とを接続する導電経路２３とを有して構成される。絶縁膜２４，２５としては、ソルダーレジストを用いることが好適である。
ランド２２には、外部端子としてのはんだボール３０が形成される。半導体装置１は、このはんだボール３０を介して、図示しない実装基板上に実装される。接続パッド２１には、はんだ層３１を介して、ロジックチップＣの表面バンプ１１が接続される。また、ロジックチップＣの裏面バンプ１２はメモリチップＭ２−３の表面バンプ１５に接続され、メモリチップＭ２−３の裏面バンプ１６はメモリチップＭ２−２の表面バンプ１５に接続され、メモリチップＭ２−２の裏面バンプ１６はメモリチップＭ２−１の表面バンプ１５に接続され、メモリチップＭ２−１の裏面バンプ１６はメモリチップＭ１の表面バンプ１５に接続される。図１には示していないが、裏面バンプ１２，１６と表面バンプ１５の間も、はんだ層（後述する図５に示すはんだ層５８）を介して接続される。これらの接続により、はんだボール３０から各半導体チップに至る複数の信号パス及び電位供給パスが形成される。
配線基板Ｂの絶縁基材２０とロジックチップＣとの隙間には充填剤４０が充填され、ロジックチップＣとチップ積層体Ｌとの隙間には充填剤４１が充填される。また、メモリチップＭ間には充填剤４２が充填される。充填剤４０〜４２はいずれも、ＮＣＰ(Non-conductive Paste)と呼ばれる非導電性の接着剤である。具体的には、エポキシ樹脂を主成分とする接着剤など、半導体チップ接着用の周知の非導電性の接着剤を充填剤４０〜４２として使用することが好適である。また、配線基板Ｂ上には、ロジックチップＣ及びチップ積層体Ｌの全体を覆う封止樹脂４３が設けられる。封止樹脂４３としては、エポキシ樹脂を主成分とする封止樹脂などの、周知の封止樹脂を使用することが好適である。
メモリチップＭの構成について、詳しく説明する。まず初めにメモリチップＭ１は、図３に示すように、半導体基板５０と、半導体基板５０の一方の表面（メモリチップＭ１の主面Ｍ１ｍ側の表面）に形成された回路層ＭＬと、さらにその表面を覆う絶縁層５１と、半導体基板５０の一方の表面に形成された配線層Ｌ１と、回路層ＭＬの表面に形成された配線層Ｌ２と、配線層Ｌ１と配線層Ｌ２とを接続するスルーホール導体５２とを備えて構成される。なお、詳しい図示はしていないが、回路層ＭＬにはＤＲＡＭのメモリセルアレイ及び周辺回路を構成する各種の回路要素（トランジスタ、キャパシタなど）が形成されており、配線層Ｌ１，Ｌ２は、これらの回路要素に接続される。
メモリチップＭ１の主面Ｍ１ｍには、図２（ａ）（ｂ）に示すように、上述した複数の表面バンプ１５に加え、複数のテストパッドＴＰ及び複数の表面バンプ１５ａ（補強バンプ）が配置される。テストパッドＴＰは、図３に示すように、絶縁層５１に設けられた貫通孔Ｈ１から露出した配線層Ｌ２によって構成される。また、表面バンプ１５は、図３に示すように、円柱状の銅ポスト５４と、ニッケル（Ｎｉ）層及び金（Ａｕ）層によって構成されるめっき層５５とによって構成される。銅ポスト５４の一部は、絶縁層５１に設けられた貫通孔Ｈ２に埋め込まれている。貫通孔Ｈ２の内表面及びその近傍に位置する絶縁層５１の表面はめっきシード層５３によって覆われており、銅ポスト５４のうち貫通孔Ｈ２に埋め込まれた部分の下面は、めっきシード層５３を介して配線層Ｌ２と導通している。めっき層５５は、銅ポスト５４の上面を覆うように形成される。表面バンプ１５ａの構造は、表面バンプ１５の構造と同様である。
主面Ｍ１ｍは、図２（ａ）に示すように略長方形の形状を有しており、複数のテストパッドＴＰは、主面Ｍ１ｍの短辺方向の中央に、長辺方向に沿って一列に配置される。また、複数の表面バンプ１５は、テストパッドＴＰの列の両側に、主面Ｍ１ｍの長辺方向に沿ってそれぞれ２列で配置される。各テストパッドＴＰは、図３にも示すように、近傍に存在するいずれかの表面バンプ１５と、配線層Ｌ２によって接続されている。複数の表面バンプ１５ａは、主面Ｍ１ｍの２つの長辺の近傍に、長辺方向に沿って一列に配置される。表面バンプ１５ａは、半導体チップ間の接続を補強する役割とともに、電位供給パスとしての役割も果たす。
次にメモリチップＭ２は、図４と図２、図５と図３をそれぞれ比較すると理解されるように、半導体基板５０の一方の表面（メモリチップＭ２の主面Ｍ２ｍ側の表面）に形成される構成に関しては、メモリチップＭ１のものと同様の構成を有している。回路層ＭＬ内の回路構成まで含めてメモリチップＭ１と同じであるため、この部分の構成については、メモリチップＭ１と同じマスクパターンを用いて形成することができる。一方、メモリチップＭ２は、上でも述べたように、半導体基板５０を貫通する貫通電極１７と、貫通電極１７の裏面Ｍ２ｂ側の一端に設けられる裏面バンプ１６とを有する点で、メモリチップＭ１と異なっている。以下、メモリチップＭ１との相違点に着目して説明する。
貫通電極１７及び裏面バンプ１６は、一部が半導体基板５０に設けられた貫通孔Ｈ３内に埋め込まれ、残りの一部が裏面Ｍ２ｂから突出するように形成された導電体５７を含んで構成される。この導電体５７は、銅（Ｃｕ）により構成することが好適である。貫通電極１７は、導電体５７のうち貫通孔Ｈ３内に埋め込まれた部分によって構成される。貫通孔Ｈ３の内表面及びその近傍に位置する裏面Ｍ２ｂはめっきシード層５６によって覆われており、貫通電極１７は、めっきシード層５６を介して配線層Ｌ１と導通している。裏面バンプ１６は、導電体５７のうち裏面Ｍ２ｂから突出するように形成された部分と、導電体５７の下面を覆うように形成されたはんだ層５８とによって構成される。
裏面バンプ１６は、貫通電極１７、配線層Ｌ１、スルーホール導体５２、及び配線層Ｌ２を介して、同じメモリチップＭ２内のいずれかの表面バンプ１５に接続される。裏面バンプ１６には、裏面バンプ１６と平面的に見て同じ位置にある表面バンプ１５に接続されるものと、それ以外の表面バンプ１５に接続されるものとがある。前者の裏面バンプ１６は、いわゆるスルー型の信号パス又は電位供給パスを構成するもので、ロジックチップＣに対して各メモリチップＭを共通に接続するために用いられる。電位供給パスは、すべてこのスルー型である。一方、後者の裏面バンプ１６は、いわゆるスタッガード型の信号パスを構成するもので、ロジックチップＣと各メモリチップＭとを個別に接続するために用いられる。スタッガード型の信号パスは、例えばチップセレクト信号の供給のために用いられる。
メモリチップＭ２では、表面バンプ１５ａに関しても、図４（ｂ）に示すように、表面バンプ１５と同様の貫通電極１７ａ及び裏面バンプ１６ａが設けられる。貫通電極１７ａ及び裏面バンプ１６ａの構造は、貫通電極１７及び裏面バンプ１６の構造と同様である。表面バンプ１５ａは上述したように電位供給パスを構成するものであることから、いずれの表面バンプ１５ａも、平面的に見て同じ位置にある裏面バンプ１６ａに接続される。
以上、半導体装置１の構成について説明した。次に、本発明の第１の実施の形態による半導体装置１の製造方法について、図６〜図１１を参照しながら説明する。
まず初めに本製造方法の概略について説明すると、本製造方法では、まず複数のメモリチップＭ１を一枚の広い半導体ウエハ上に並べて形成し、同様に、複数のメモリチップＭ２を一枚の広い半導体ウエハ上に並べて形成する。後者については、メモリチップＭ２の形成が終了した後に半導体ウエハを切断し、個片化された複数のメモリチップＭ２を得る。前者についても同様に、メモリチップＭ１の形成が終了した後に半導体ウエハを切断し、個片化された複数のメモリチップＭ１を得る。ただしメモリチップＭ１に関しては、半導体ウエハの切断の前に、半導体ウエハの裏面（裏面Ｍ１ｂ側の面）に支持体を貼り付ける。こうすることで、半導体ウエハを切断した後にも、各メモリチップＭ１の相対的な位置が変化しないようになる。その後、こうして支持体上に固定した各メモリチップＭ１の上に、それぞれ所定数ずつのメモリチップＭ２を接着していく。これによってメモリチップＭ１ごとにチップ積層体Ｌが形成され、その後支持体を除去することにより、個片化された複数のチップ積層体Ｌを得る。次に、こうして作製したチップ積層体Ｌを、別工程で作製されたロジックチップＣとともに配線基板Ｂの上に搭載する。具体的には、まず、複数のロジックチップＣを一枚の広い配線基板Ｂ上に並べて配置する。そして、各ロジックチップＣの上に、１つずつチップ積層体Ｌを接着していく。すべてのロジックチップＣについて作業が終わったら、最後にロジックチップＣの間で配線基板Ｂを切断することにより、個々の半導体装置１が完成する。
以下、一枚の広い半導体ウエハ上に複数のメモリチップＭ１を形成し、個片化する工程（図６及び図７）、一枚の広い半導体ウエハ上に複数のメモリチップＭ２を形成し、個片化する工程（図８）、図６〜図８の工程で形成されたメモリチップＭ１，Ｍ２からチップ積層体Ｌを形成し、個片化する工程（図９、図１０）、チップ積層体Ｌ及びロジックチップＣから個々の半導体装置１を形成し、個片化する工程（図１５）について、順に詳しく説明する。また、チップ積層体Ｌを形成した後に行う機能試験について、図１１〜図１４を参照しながら詳しく説明する。
まずメモリチップＭ１の形成工程に関して、この工程では、図７に示すように、半導体ウエハＷ１の主面Ｗ１ｍに、複数のメモリチップＭ１をマトリクス状に形成する。順を追って具体的に説明すると、まず初めに、半導体ウエハＷ１の主面Ｗ１ｍを、それぞれ１つのメモリチップＭ１を形成するための複数の領域に分け、各領域に、図６（ａ）に示すように、図３に示した半導体基板５０の一方の表面に形成される構成のすべて（回路層ＭＬ、表面バンプ１５、テストパッドＴＰなど）を形成する。
次に、図６（ｂ）に示すように、半導体ウエハＷ１の主面Ｗ１ｍに、バックグラインドテープ６０を貼り付ける。このとき、半導体ウエハＷ１の表面から突出している表面バンプ１５及び表面バンプ１５ａは、バックグラインドテープ６０の接着層に埋め込まれる。
続いて、図６（ｃ）に示すように、バックグラインド用の砥石６１を用いて、半導体ウエハＷ１の裏面Ｗ１ｂを研削する。これにより、半導体ウエハＷ１が薄型化される。研削後の半導体ウエハＷ１の厚みＴ１は、１００μｍ程度とすることが好適である。
次に、図７に示すように、一方の表面に接着層６２を有するダイシングテープ６３（支持体）を用意し、これをリング状の治具６４に張り渡す。つまり、ダイシングテープ６３の周囲を治具６４によって保持し、そのうえで、図６（ｄ）に示すように、ダイシングテープ６３の接着層６２がある面の中央に半導体ウエハＷ１の裏面Ｗ１ｂの全体を貼り付ける。その後、図６（ｅ）に示すように、バックグラインドテープ６０を剥がす。
そして、図６（ｆ）に示すように、ダイシング装置のダイシングブレード６５によって、メモリチップＭ１間の領域で、主面Ｗ１ｍ側から半導体ウエハＷ１をフルカットする。フルカットとは、図６（ｆ）及び図７に示した切断溝Ｇの両側にある半導体ウエハＷ１が完全に切り離されるように、切断することをいう。この工程により、半導体ウエハＷ１の主面Ｗ１ｍに形成した複数のメモリチップＭ１のそれぞれが個片化される。ダイシングテープ６３までは切断しないので、個片化後の各メモリチップＭ１の相対的位置は、ダイシングテープ６３によって維持される。
次にメモリチップＭ２の形成工程に関して、この工程では、まず初めに図８（ａ）に示すように、メモリチップＭ１の場合と同様、半導体ウエハＷ２の主面Ｗ２ｍに複数のメモリチップＭ２をマトリクス状に形成する。この段階では、裏面バンプ１６及び貫通電極１７の形成はまだ行わない。
次に、図８（ｂ）に示すように、半導体ウエハＷ２の主面Ｗ２ｍに、接着剤７０を用いてウエハサポート基板７１を貼り付ける。このとき、接着剤７０の厚みは、半導体ウエハＷ２の表面から突出している表面バンプ１５及び表面バンプ１５ａが、ウエハサポート基板７１に接触しないように調整する。なお、ここでバックグラインドテープ６０ではなくウエハサポート基板７１を用いるのは、後の工程で、ウエハサポート基板７１を貼り付けた状態で各メモリチップＭ２に裏面バンプ１６及び貫通電極１７を形成する必要があるためである。
続いて、図８（ｃ）に示すように、バックグラインド用の砥石７２を用いて、半導体ウエハＷ２の裏面Ｗ２ｂを研削する。これにより、半導体ウエハＷ２が薄型化される。研削後の半導体ウエハＷ２の厚みＴ２は、上述した半導体ウエハＷ１の厚みＴ１より薄い５０μｍ程度とすることが好適である。このように半導体ウエハＷ２を薄くするのは、貫通電極１７を設けるためである。
次に、ウエハサポート基板７１を貼り付けた状態で、各メモリチップＭ２に裏面バンプ１６及び貫通電極１７を形成する。具体的には、図５に示したように、半導体ウエハＷ１に貫通孔Ｈ３を形成し、この貫通孔Ｈ３の内表面を含む全面にめっきシード層を形成する。次に、銅を成膜し、めっきシード層とともにパターニングする。これにより、図５に示しためっきシード層５６及び導電体５７を形成する。貫通電極１７は、ここまでの工程によって完成する。一方、裏面バンプ１６は、さらにはんだ層５８を形成することによって完成する。
次に、図８（ｅ）に示すように、一方の表面に接着層７３を有するダイシングテープ７４を、図７に示したリング状の治具６４と同様の治具（図示せず）に張り渡し、接着層７３がある面の中央に半導体ウエハＷ２の裏面Ｗ２ｂの全体を貼り付ける。その後、特定波長の光を照射することによって接着剤７０を気化する（又は接着剤７０の接着力を低下させる）ことにより、図８（ｆ）に示すように、ウエハサポート基板７１を除去する。
そして、図８（ｇ）に示すように、ダイシング装置のダイシングブレード７５によって、メモリチップＭ２間の領域で、主面Ｗ２ｍ側から半導体ウエハＷ２をフルカットする。この工程により、半導体ウエハＷ２の主面Ｗ２ｍに形成した複数のメモリチップＭ２のそれぞれが個片化される。ダイシング後にはダイシングテープ７４を剥がし、個々のメモリチップＭ２を完全に分離する。
次に、メモリチップＭ１，Ｍ２からチップ積層体Ｌを形成する工程では、まず内側に張り渡されたダイシングテープ６３上に複数のメモリチップＭ１が配置された状態の治具６４（図７参照）を、図示しないフリップチップボンディング装置のステージ上に、ダイシングテープ６３の他方の表面（複数のメモリチップＭ１が配置されていない表面）を吸着保持した状態で載置する。そして、図９（ａ）に示すように、ボンディングツール８０を用いて、ダイシングテープ６３上の複数のメモリチップＭ１のそれぞれの主面Ｍ１ｍにそれぞれ３つのメモリチップＭ２を貼り付けていく。
ひとつのメモリチップＭ１に着目して具体的に説明すると、まず、メモリチップＭ１の表面バンプ１５，１５ａと、対応するメモリチップＭ２−１の裏面バンプ１６，１６ａとが電気的に接続されるように、メモリチップＭ１の主面Ｍ１ｍにメモリチップＭ２−１を積み重ねる。メモリチップＭ１とメモリチップＭ２−１の間は、充填剤４２を用いて接着する。次に、メモリチップＭ２−１の表面バンプ１５，１５ａと、対応するメモリチップＭ２−２の裏面バンプ１６，１６ａとが電気的に接続されるように、メモリチップＭ２−１の主面Ｍ２ｍにメモリチップＭ２−２を積み重ねる。メモリチップＭ２−１とメモリチップＭ２−２の間も、充填剤４２を用いて接着する。最後に、メモリチップＭ２−２の表面バンプ１５，１５ａと、対応するメモリチップＭ２−３の裏面バンプ１６，１６ａとが電気的に接続されるように、メモリチップＭ２−２の主面Ｍ２ｍにメモリチップＭ２−３を積み重ねる。メモリチップＭ２−２とメモリチップＭ２−３の間も、充填剤４２を用いて接着する。
次に、図９（ｂ）に示すように、所定の温度でキュアを行うことにより、チップ積層体Ｌ内の充填剤４２を硬化する。キュアの温度は、例えば１８０℃とすることが好ましい。ここまでの工程により、メモリチップＭ１ごとにチップ積層体Ｌが作製される。この段階では、各メモリチップＭ１がまだダイシングテープ６３に貼り付いた状態であることから、チップ積層体Ｌの相対的位置はダイシングテープ６３によって固定されている。
ここで、図９（ａ）の工程を実施する前に、個々のメモリチップＭ１，Ｍ２について、所定の動作確認試験を行うことが好ましい。この動作確認試験は、後述するチップ積層体Ｌの試験と同様の方法により、行うことができる。試験の結果不良と判定されたメモリチップＭ１，Ｍ２は、チップ積層体Ｌの作製に利用しないことが好ましい。具体的には、図１０に示すように、図７に示した各メモリチップＭ１のうち試験によって不良と判定されたメモリチップＭ１ＮＧを除くメモリチップＭ１についてのみ、その上面に試験の結果良品と判定されたメモリチップＭ２を積層することにより、チップ積層体Ｌを作製することが好ましい。
メモリチップＭ１ごとのチップ積層体Ｌの作製が完了した後には、各チップ積層体Ｌの機能試験を実施する。具体的には、図９（ｃ）に示すように、プローブカード１１０のプローブ針１１１を、各チップ積層体Ｌの最上面に露出しているメモリチップＭ２−３のテストパッドＴＰに接触させることにより、後述するウエハテストシステム（図１２）からメモリチップＭ１，Ｍ２−１〜Ｍ２−３の機能試験を行う。
以下、チップ積層体Ｌの機能試験について詳しく説明する。以下では、まず初めにチップ積層体Ｌの機能試験に対応するためのメモリチップＭ内の構成について説明し、次いで、チップ積層体Ｌの機能試験を行うためのウエハテストシステムについて説明した後、機能試験の内容及び実施手順について説明する。
まずメモリチップＭ内の構成に関して、メモリチップＭはいわゆるＷｉｄｅ−ＩＯ ＤＲＡＭであり、図１１に示すように、それぞれ単独のＤＲＡＭとして動作する４つのチャネルＣｈＡ〜ＣｈＤを備えている。メモリチップＭに設けられる複数の表面バンプ１５には、それぞれチャネルＣｈＡ〜ＣｈＤに対応する通常アクセス用の表面バンプ１５−２Ａ〜１５−２Ｄが含まれる。
なお、図１１には通常アクセス用の表面バンプ１５−２Ａ〜１５−２Ｄをそれぞれ１つずつしか図示していないが、実際には、チャネルＣｈＡ〜ＣｈＤのそれぞれに対して、複数の表面バンプ１５−２Ａ〜１５−２Ｄが設けられる。具体的には、コマンドアドレス信号が供給される複数のコマンドアドレスバンプ、クロック信号が供給されるクロックバンプ、チップセレクト信号が供給されるチップセレクトバンプ、クロックイネーブル信号が供給されるクロックイネーブルバンプ、及びデータの入出力を行うＤＱバンプのそれぞれが、通常アクセス用の表面バンプ１５−２Ａ〜１５−２ＤとしてメモリチップＭに設けられる。このうち、チップセレクトバンプとクロックイネーブルバンプは、上述したスタッガード型の信号パスに接続される。その他のバンプは、上述したスルー型の信号パスに接続される。
また、図１１に示すように、メモリチップＭには、テスト用としての表面バンプ１５−１が設けられる。なお、図１１には表面バンプ１５−１を１つしか図示していないが、実際には複数の表面バンプ１５−１が設けられる。各表面バンプ１５−１はチャネルＣｈＡ〜ＣｈＤに対して共通に設けられ、また、それぞれ１つずつのテストパッドＴＰに接続される。複数の表面バンプ１５−１には、通常アクセス用の表面バンプ１５−２Ａ〜１５−２Ｄと同様、テストコマンドアドレス信号が供給される複数のテストコマンドアドレスバンプ、テストクロック信号が供給されるテストクロックバンプ、テストチップセレクト信号が供給されるテストチップセレクトバンプ、テストクロックイネーブル信号が供給されるテストクロックイネーブルバンプ、及びテストデータの入出力を行うテストＤＱバンプが含まれる。このうち、テストチップセレクトバンプとテストクロックイネーブルバンプは、上述したスタッガード型の信号パスに接続される。その他のバンプは、上述したスルー型の信号パスに接続される。
次に、チャネルＣｈＡ〜ＣｈＤの構成について説明する。ここで、チャネルＣｈＡ〜ＣｈＤは互いに同じ構成を有していることから、以下、チャネルＣｈＡを例に説明する。
図１１に示すように、チャネルＣｈＡは、メモリセルアレイ９０とこれにアクセスするアクセス制御部９１を備えている。アクセス制御部９１は、コマンドアドレス信号に応じてメモリセルアレイ９０にアクセスし、データの読み書きを行う。また、チャネルＣｈＡにはテスト回路９２が含まれており、アクセス制御部９１はテスト回路９２から出力されるテスト制御信号ＴＥＳＴに応答して、テスト時に種々の動作を実行するよう構成される。
さらに、チャネルＣｈＡには不良アドレス保持部９３が設けられている。アクセス制御部９１は、指定されたアドレスが不良の場合、不良アドレス保持部９３から供給される不良アドレス情報ＲＤに応じて、冗長メモリセルへのアクセスを行う。また、アクセス制御部９１は、強制パワーダウン制御部９４から強制パワーダウンエントリ信号ＰＤＮが供給された場合には、周知のパワーダウンモード（低消費電力モード）で動作するよう構成される。
テスト回路９２は、各種テスト信号に応じて、種々のテスト動作の実行を示すテスト制御信号ＴＥＳＴをアクセス制御部９１に供給するよう構成される。なお、図１１に示す例では、テスト回路９２を各チャネル内に配置しているが、テスト回路９２の一部をチャネルＣｈＡ〜ＣｈＤで共有する構成としても構わない。
不良アドレス保持部９３は、不良メモリセルのアドレスを保持する回路である。具体的には、複数のアンチヒューズ素子を備え、アンチヒューズ素子をプログラミングすることで、不良アドレスを記憶するよう構成される。
強制パワーダウン制御部９４は、当該メモリチップＭが不良品である場合に、強制パワーダウンエントリ信号ＰＤＮをアクセス制御部９１に供給する機能を有する。具体的には、アンチヒューズ素子を含み、アンチヒューズ素子がプログラミングされると、強制パワーダウンエントリ信号ＰＤＮが活性化される。なお、強制パワーダウン制御部９４をチャネル毎に設ける代わりに、強制パワーダウン制御部９４を各チャネルに共通で設ける構成としても構わない。
次にウエハテストシステムの構成に関して、チップ積層体Ｌの機能試験で用いるウエハテストシステムは、図１２に示すように、テスター１００及びプローブカード１１０によって構成される。
テスター１００は、入力部１０１を介して外部から入力される制御情報、及び、記憶部１０２に予め保存されたソフトウェアプログラムに応じて、制御部１０４で発生した各種テスト信号を、入出力ポート１０５を介してプローブカード１１０に供給する機能を有する。また、テスター１００は、プローブカード１１０から供給されるテスト結果を入出力ポート１０５から受け取り、制御部１０４及び出力部１０３を介して、外部に出力する機能を有する。
プローブカード１１０は、複数のプローブ針１１１が接続された回路基板であり、プローブ針１１１を介して、テスター１００からの各種テスト信号をテスト対象のチップ積層体Ｌに供給する機能を有する。また、プローブカード１１０は、プローブ針１１１を介して、テスト対象のチップ積層体Ｌからテスト結果を受け取り、受け取ったテスト結果をテスター１００に供給する機能を有する。なお、図１２では簡略化した図のみを描いているが、プローブカード１１０は、図１０に示したすべてのチップ積層体Ｌ（一枚のダイシングテープ６３上に貼り付けられたすべてのチップ積層体Ｌ）を同時にテストするために十分な数のプローブ針１１１を有している。実際にテストを行う際には、図１３に示すように、プローブカード１１０に設けられたプローブ針１１１を、チップ積層体Ｌの最上面に露出したテストパッドＴＰ（メモリチップＭ２−３のテストパッドＴＰ）に接触させることにより、テスト信号の入出力を行う。
なお、プローブカード１１０に設けるプローブ針１１１の本数は、一枚のダイシングテープ６３上に貼り付けられたチップ積層体Ｌの個数の半分のみを同時にテストできる数にとどめてもよい。この場合、２回のタッチダウン（テストパッドＴＰへの針当て）を行うことにより、すべてのチップ積層体Ｌをテストすることが可能になる。
プローブカード１１０に設けられた各プローブ針１１１の位置は、ダイシングテープ６３上に貼り付けられたすべてのチップ積層体ＬのテストパッドＴＰの位置に合うように、精度よく設計されている。また、プローブカード１１０としては、カンチレバータイプ、ブレードタイプ、ＭＥＭＳタイプ、及び薄膜タイプ等、様々なプローブカードを使用することが可能である。
次に、チップ積層体Ｌの機能試験の内容及び実施手順について説明する。この機能試験では、大きく分けて、簡易機能試験(Easy Function Test)、保持時間試験、動作試験、及びウエハレベルバーンインテストの４つの項目の試験が行われる。
簡易機能試験とは、ライト動作及びリード動作を正常に行えるか否かを確認するテストである。例えば、全セルに０又は１のデータを書き込み、それが読み出せるかどうかを確認するだけの簡単なテストである。簡易機能試験においては、メモリセルのデータの保持特性や、動作速度が規格を満たしているか等の確認はしない。
保持時間試験とは、メモリセルのデータの保持特性を確認するテストである。単純なものでは、メモリセルアレイにテストデータパターンを書き込み、所定のホールド期間経過後に、データを読み出す。また、ホールド期間中にワード線の活性／非活性を行うなど、テスト方法には様々なバリエーションがある。同様に、テストデータパターンにも様々なバリエーションがある。したがって、これらホールド期間中の動作のバリエーションとテストデータパターンのバリエーションの組み合わせから、多数のテスト項目が存在する。
動作試験とは、ライトリカバリ時間(Write Recovery time: tWR)や、サイクル間隔時間(RAS to CAS delay time: tRCD)のような、各種ＡＣパラメータを評価する試験である。当然ながらこれらのＡＣパラメータは規格を満たしている必要がある。動作試験には、測定するパラメータの種類に応じて多数のテスト項目が存在する。
ウエハレベルバーンインテストとは、ウエハを高温下におき、ウエハ上の各チップに高電圧を与えることで、初期不良を顕在化させる試験である。
上述した４つの試験項目のうち、簡易機能試験、保持時間試験、及び動作試験については、図１２に示したウエハテストシステムを用いて行う。一方、ウエハレベルバーンインテストは、図１２に示したウエハテストシステムではなく、図示しない専用のウエハレベルバーンインテストシステムを用いて行う。
以下、図１４を参照しながら、チップ積層体Ｌの機能試験の実施手順について説明する。なお、以下で説明するステップＳ２〜Ｓ５及びステップＳ６〜Ｓ８の各試験は、高温条件と低温条件のそれぞれで少なくとも１度ずつ行う。なお、高温条件は５０℃〜１５０℃であり、低温条件は−５０℃〜−５℃である。
初めに、チップ積層体Ｌのウエハレベルバーンインテストを実施する（ステップＳ１）。これによって初期不良が見つかったチップ積層体Ｌについては、不良品として処理する。
次に、図１２に示したウエハテストシステムを用いて、チップ積層体Ｌを構成する各メモリチップＭに対し、簡易機能試験（ステップＳ２）、保持時間試験（ステップＳ３）、動作試験（ステップＳ４）を順次実施する。
次に、ステップＳ２〜Ｓ４の各試験の結果不良と判定されたメモリセルのアドレスを、図１１に示した不良アドレス保持部９３内のアンチヒューズに書き込む（ヒューズプログラミング。ステップＳ５）。これにより、不良メモリセルへのアクセスが冗長メモリセルへのアクセスに置き換えられる。ステップＳ５では、基準電源電圧の調整用のアンチヒューズ（図示せず）の調整も行う。
ここで、ヒューズプログラミングは、チップ積層体Ｌを形成する前の個々のメモリチップＭの試験後にも行われる。この場合は、図１１に示した強制パワーダウン制御部９４内のアンチヒューズがプログラミングの対象となる。これにより、チップ積層体Ｌを形成する前の個々のメモリチップＭの試験段階で行われる簡易機能試験、保持時間試験、及び動作試験の結果、不良と判定されたチャネルは、強制的にパワーダウンモードに設定される。
次に、図１２に示したウエハテストシステムを再度用いて、チップ積層体Ｌを構成する各メモリチップＭに対し、簡易機能試験（ステップＳ６）、保持時間試験（ステップＳ７）、動作試験（ステップＳ８）を再度順次実施する。ステップＳ６〜Ｓ８の各試験は、ステップＳ５のヒューズプログラミング工程により不良救済を行った後に、各々のメモリチップＭが正常に動作、即ち、良品として動作するかどうかを確認するテストである。良品としての動作を確認できればよいので、ステップＳ７の保持時間試験のテスト項目数はステップＳ３の保持時間試験のテスト項目数より少なくしてもよく、ステップＳ８の動作試験のテスト項目数もステップＳ４の動作試験のテスト項目数より少なくしてもよい。
最後に、チップ積層体Ｌのパス／フェイルマップを作成する（ステップＳ９）。この工程は、不良品であるチップ積層体Ｌをダイシングテープ６３上の位置情報として示すパス／フェイルマップを作成する工程である。これにより、不良であるチップ積層体Ｌの位置が特定される。パス／フェイルマップ作成工程は、チップ積層体Ｌを形成する前の個々のメモリチップＭのテスト段階でも、不良であるメモリチップＭを特定するために行うことが好ましい。
以上、チップ積層体Ｌの機能試験について説明した。
図９に戻る。チップ積層体Ｌの機能試験が完了したら、図１４のステップＳ９で作成したパス／フェイルマップを参照しつつ、良品のチップ積層体Ｌのみをダイシングテープ６３から取り上げる（ピックアップする）。これにより、図９（ｄ）に示すように、それぞれ個片化された複数のチップ積層体Ｌが完成する。
次に、チップ積層体Ｌ及びロジックチップＣから個々の半導体装置１を形成する工程では、まず図１５（ａ）に示すように、一枚の広い絶縁基材２０に接続パッド２１、ランド２２、導電経路２３を形成し、さらに、ロジックチップＣの搭載位置に開口部を有する絶縁膜２４と、ランド２２の位置に開口部を有する絶縁膜２５とを形成する。次いで、複数のロジックチップＣをマトリクス状に搭載する。このとき、各ロジックチップＣの主面に設けられる複数の表面バンプ１１のそれぞれを、対応する接続パッド２１にはんだ層３１を介して接続する。また、絶縁基材２０とロジックチップＣとの隙間に充填剤４０を充填する。
次に、図１５（ｂ）に示すように、各ロジックチップＣの上面にチップ積層体Ｌを１つずつ搭載する。このとき、メモリチップＭ２−３が一番下（ロジックチップＣ側）となるように、フェイスダウンでチップ積層体Ｌを搭載する。また、チップ積層体ＬのメモリチップＭ２−３側の表面に露出している複数の表面バンプ１５のそれぞれを、対応するロジックチップＣの裏面バンプ１２に接続する。さらに、ロジックチップＣとチップ積層体Ｌとの隙間に充填剤４１を充填する。
続いて、図１５（ｃ）に示すように、絶縁基材２０のチップ積層体Ｌを搭載した表面の全体を封止樹脂４３によって覆う。封止樹脂４３の厚みは、チップ積層体Ｌの全体が封止樹脂４３によって覆われる程度とする。そして、図１５（ｄ）に示すように各ランド２２の表面にはんだボール３０を形成した後、図示しないダイシング装置によって、図１５（ｅ）に示すように、半導体装置１間の領域で全体をフルカットする。この工程により、複数の半導体装置１のそれぞれが個片化される。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、各メモリチップＭ１をダイシングテープ６３の表面に配置した状態でチップ積層体Ｌの形成を行うので、メモリチップＭ１が形成される半導体ウエハＷ１（ベースウエハ）が薄型化したとしても、搬送などの際に、薄型化に起因する困難が生ずることはない。また、撓みも発生しなくなるので、半導体ウエハＷ１にクラックが発生することも防止される。
さらに、ダイシングテープ６３上に配置された複数のメモリチップＭ１の配列は、個片化された後（図６（ｆ）の状態）においても維持される。したがって、図１２に示したような通常のウエハ試験を行うためのウエハテストシステムを用いて、チップ積層体Ｌの機能試験を行うことが可能になる。
また、本実施の形態による半導体装置の製造方法によれば、ダイシングテープ６３上にマトリクス状に配置された複数のメモリチップＭ１のうち試験によって不良と判定されたメモリチップＭ１ＮＧについてはメモリチップＭ２を積層しないことから、図１０に示すように、メモリチップＭ１ＮＧの部分に凹部が生ずることになる。仮に、半導体ウエハＷ１が薄型化されていない場合には、チップ積層体Ｌの機能試験の前にこの凹部を樹脂によって埋める必要があり、その結果、プローブ針１１１がこの樹脂に接触して破損するおそれがあるが、本製造方法によれば、半導体ウエハＷ１が上述したように厚み１００μｍ程度と薄型化されていることから、凹部を樹脂によって埋める必要がない。したがって、プローブ針１１１が破損する可能性が低減される。
また、本実施の形態による半導体装置の製造方法によれば、メモリチップＭ１に貫通電極１７を形成していないので、貫通電極１７を形成するための貫通孔に起因して半導体ウエハＷ１にクラックが生ずることも防止される。
次に、本発明の第２の実施の形態による半導体装置１の製造方法について、図１６を参照しながら説明する。
本実施の形態による半導体装置１の製造方法は、バックグラインドテープ６０を貼り付ける前の段階で半導体ウエハＷ１のダイシングを行う点で第１の実施の形態による半導体装置１の製造方法と相違し、その他の点では第１の実施の形態による半導体装置１の製造方法と同様である。以下、相違点に着目して説明する。
本実施の形態による半導体装置１の製造方法では、半導体ウエハＷ１の主面Ｗ１ｍに複数のメモリチップＭ１をマトリクス状に形成した（図１６（ａ））後、バックグラインドテープ６０を貼り付ける（図１６（ｃ））前に、図１６（ｂ）に示すように、ダイシング装置のダイシングブレード６５を用いて、メモリチップＭ１間の領域で、主面Ｗ１ｍ側から半導体ウエハＷ１をハーフカットする。ここでのカット量は、切断溝Ｇの深さが研削後の半導体ウエハＷ１の厚みＴ１（＝１００μｍ）以上となり、かつ半導体ウエハＷ１の強度が十分に保てる程度とする。
半導体ウエハＷ１をハーフカットした後、図１６（ｃ）に示すように、半導体ウエハＷ１の主面Ｗ１ｍにバックグラインドテープ６０を貼り付ける。そして、図１６（ｄ）に示すように、バックグラインド用の砥石６１を用いて半導体ウエハＷ１の裏面Ｗ１ｂを研削することによって、半導体ウエハＷ１を薄型化し、その厚みＴ１を１００μｍ程度とする。この研削により、各メモリチップＭ１が切断溝Ｇで互いに分離される。分離後の各メモリチップＭ１の相対的位置は、バックグラインドテープ６０によって維持される。
その後は、第１の実施の形態での工程と同様に、ダイシングテープ６３の貼り付け（図１６（ｅ））及びバックグラインドテープ６０の除去（図１６（ｆ））を行う。これにより、第１の実施の形態と同様、ダイシングテープ６３上に複数のメモリチップＭ１が配置された状態が得られる。
以上説明したように、本実施の形態による半導体装置の製造方法によっても、各メモリチップＭ１をダイシングテープ６３の表面に配置した状態で、チップ積層体Ｌの形成を行うことが可能になる。したがって、第１の実施の形態と同様、搬送などの際に半導体ウエハＷ１の薄型化に起因する困難が生ずることが防止され、また、半導体ウエハＷ１にクラックが発生することも防止される。
また、本実施の形態による半導体装置の製造方法によれば、半導体ウエハＷ１をフルカットする必要がないので、半導体ウエハＷ１の裏面Ｗ１ｂにチッピングが発生することを防止できる。
なお、本実施の形態では半導体ウエハＷ１のダイシングについて説明したが、半導体ウエハＷ２のダイシングにおいても同様に、ウエハサポート基板７１を貼り付ける前の段階（図８（ａ）の工程と図８（ｂ）の工程の間）でダイシングを行うこととしてもよい。
次に、本発明の第３の実施の形態による半導体装置１の製造方法について、図１７を参照しながら説明する。
本実施の形態による半導体装置１の製造方法は、図１７に示すレーザーダイシング装置６６を用いて半導体ウエハＷ１のダイシングを行う点で第１の実施の形態による半導体装置１の製造方法と相違し、その他の点では第１の実施の形態による半導体装置１の製造方法と同様である。
本実施の形態による半導体装置の製造方法によっても、各メモリチップＭ１をダイシングテープ６３の表面に配置した状態で、チップ積層体Ｌの形成を行うことが可能になる。したがって、第１の実施の形態と同様、搬送などの際に半導体ウエハＷ１の薄型化に起因する困難が生ずることが防止され、また、半導体ウエハＷ１にクラックが発生することも防止される。
また、本実施の形態による半導体装置の製造方法によれば、ダイシングブレード６５を用いる場合のような振動が発生しないことから、ダイシングブレード６５を用いて半導体ウエハＷ１のダイシングを行う場合に比べて、位置ズレのリスクを低減できる。したがって、チップ積層体Ｌの機能試験において、プローブ針１１１を精度よくテストパッドＴＰに接触させることが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では、治具６４に張り渡したダイシングテープ６３を、複数のメモリチップＭ１の支持体として用いたが、薄型化かつ個片化された複数のメモリチップＭ１をハンドリング可能な構成であれば、支持体の構成は上記に限定されない。例えば、図１８に示すように、所定の厚みを有する耐熱テープ６７を支持体として用いることも可能である。
また、本発明の適用対象は、図１に示したような３Ｄ構造の半導体装置の製造方法に限られない。例えば、図１９に示すように、一枚のシリコンインターポーザＩＰ上にロジックチップＣとチップ積層体Ｌとを並べて配置する構成の、いわゆる２．５Ｄ構造の半導体装置２００の製造方法にも、本発明は好適に適用できる。なお、この場合のシリコンインターポーザＩＰは、主面に形成される回路層ＩＰＬと、主面に設けられて回路層ＩＰＬ内の回路に接続される表面バンプ２０１と、裏面に設けられる裏面バンプ２０２と、裏面バンプ２０２と回路層ＩＰＬ内の回路とを接続する貫通電極２０３とを有して構成される。配線基板Ｂの接続パッド２１は、表面バンプ２０１に接続される。また、ロジックチップＣの表面バンプ１１及びメモリチップＭ２−３の表面バンプ１５，１５ａはそれぞれ、裏面バンプ２０２に接続される。
また、上記実施の形態では、チップ積層体Ｌを１つのメモリチップＭ１と３つのメモリチップＭ２によって構成する例を取り上げたが、本発明は、チップ積層体Ｌを構成するメモリチップＭ２の枚数が１枚以上である場合に好適に適用可能である。
１ 半導体装置
１１ ロジックチップＣの表面バンプ
１２ ロジックチップＣの裏面バンプ
１３ ロジックチップＣの貫通電極
１５，１５ａ メモリチップＭの表面バンプ
１６，１６ａ メモリチップＭの裏面バンプ
１７，１７ａ メモリチップＭの貫通電極
２０ 絶縁基材
２１ 接続パッド
２２ ランド
２３ 導電経路
２４，２５ 絶縁膜
３０ はんだボール
３１，５８ はんだ層
４０〜４２ 充填剤
４３ 封止樹脂
５０ 半導体基板
５１ 絶縁層
５２ スルーホール導体
５３，５６ めっきシード層
５４ 銅ポスト
５５ めっき層
５７ 導電体
６０ バックグラインドテープ
６１，７２ 砥石
６２，７３ 接着層
６３，７４ ダイシングテープ
６４ 治具
６５，７５ ダイシングブレード
６６ レーザーダイシング装置
６７ 耐熱テープ
７０ 接着剤
７１ ウエハサポート基板
８０ ボンディングツール
９０ メモリセルアレイ
９１ アクセス制御部
９２ テスト回路
９３ 不良アドレス保持部
９４ 強制パワーダウン制御部
１００ ウエハテストシステム
１００ テスター
１０１ 入力部
１０２ 記憶部
１０３ 出力部
１０４ 制御部
１０５ 入出力ポート
１１０ プローブカード
１１１ プローブ針
２００ 半導体装置
２０１ シリコンインターポーザＩＰの表面バンプ
２０２ シリコンインターポーザＩＰの裏面バンプ
２０３ シリコンインターポーザＩＰの貫通電極
Ｂ 配線基板
Ｃ ロジックチップ
ＣＬ 回路層
ＣｈＡ〜ＣｈＤ チャネル
Ｇ 切断溝
Ｈ１〜Ｈ３ 貫通孔
ＩＰ シリコンインターポーザ
ＩＰＬ 回路層
Ｌ チップ積層体
Ｌ１，Ｌ２ 配線層
Ｍ，Ｍ１，Ｍ２，Ｍ２−１〜Ｍ２−３ メモリチップ
Ｍ１ｂ メモリチップＭ１の裏面
Ｍ１ｍ メモリチップＭ１の主面
Ｍ２ｂ メモリチップＭ２の裏面
Ｍ２ｍ メモリチップＭ２の主面
ＭＬ 回路層
ＴＰ テストパッド
Ｗ１，Ｗ２ 半導体ウエハ
Ｗ１ｂ 半導体ウエハＷ１の裏面
Ｗ１ｍ 半導体ウエハＷ１の主面
Ｗ２ｂ 半導体ウエハＷ２の裏面
Ｗ２ｍ 半導体ウエハＷ２の主面

Claims (10)

  1. 互いに個片化された複数の第１の半導体チップが表面に配置された支持体を作製する工程と、
    前記支持体の前記表面に複数の第２の半導体チップを積層することにより、それぞれ前記第１の半導体チップと１つ以上の前記第２の半導体チップとを積層してなる複数のチップ積層体を形成する工程と、
    前記支持体から前記複数のチップ積層体を取り上げる工程と
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記複数の第１の半導体チップは、それぞれの主面に複数の第１の主面バンプ電極を有し、
    前記複数の第２の半導体チップは、それぞれの裏面に複数の裏面バンプ電極を有し、
    前記複数のチップ積層体のそれぞれは、前記第１の半導体チップの前記複数の第１の主面バンプ電極のそれぞれが、対応する前記第２の半導体チップの前記複数の裏面バンプ電極と電気的に接続されるように形成される
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数の第２の半導体チップのそれぞれは、
    主面に形成された複数の第２の主面バンプ電極と、
    前記複数の裏面バンプ電極ごとに設けられ、それぞれ対応する前記裏面バンプ電極と電気的に接続される複数の貫通電極と、
    前記複数の貫通電極と前記複数の第２の主面バンプ電極とを電気的に接続する配線層とをさらに有する
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記複数の第２の半導体チップのそれぞれは、主面に形成され、かつ前記配線層によりそれぞれ前記複数の第２の主面バンプ電極のいずれかに接続された複数のテストパッドを有する
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記複数のチップ積層体を形成した後、該複数のチップ積層体を互いに分離する前に、前記複数の第２の半導体チップそれぞれの前記複数のテストパッドにプローブ針を接触させることにより、前記複数のチップ積層体の機能試験を行う工程
    をさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記支持体はダイシングテープであり、周囲を治具によって保持される
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記支持体を作製する工程は、
    一枚の半導体ウエハの主面に複数の第１の半導体チップを形成する工程と、
    前記半導体ウエハの裏面の研削により、前記半導体ウエハの厚みを低減する工程と、
    研削後の前記半導体ウエハの裏面に前記支持体を貼り付ける工程とを含む
    ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記支持体を作製する工程は、前記支持体を貼り付けた前記半導体ウエハをフルカットすることにより、前記複数の第１の半導体チップを個片化する工程をさらに含む
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記支持体を作製する工程は、前記半導体ウエハの裏面の研削前に、前記半導体ウエハをハーフカットする工程をさらに含み、
    前記複数の第１の半導体チップは、前記研削によって個片化される
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 配線基板の表面に搭載された複数のロジックチップそれぞれの表面に前記複数のチップ積層体をひとつずつ積層する工程と、
    前記配線基板を切断することにより、それぞれ前記複数のロジックチップのうちのひとつ及び前記複数のチップ積層体のうちのひとつを含む複数の半導体装置を作製する工程と
    をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
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JP2021064193A (ja) * 2019-10-15 2021-04-22 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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