KR102315783B1 - 적층칩의 제조 방법 - Google Patents

적층칩의 제조 방법 Download PDF

Info

Publication number
KR102315783B1
KR102315783B1 KR1020170132578A KR20170132578A KR102315783B1 KR 102315783 B1 KR102315783 B1 KR 102315783B1 KR 1020170132578 A KR1020170132578 A KR 1020170132578A KR 20170132578 A KR20170132578 A KR 20170132578A KR 102315783 B1 KR102315783 B1 KR 102315783B1
Authority
KR
South Korea
Prior art keywords
wafer
chip
chips
thickness
stacked
Prior art date
Application number
KR1020170132578A
Other languages
English (en)
Other versions
KR20180041592A (ko
Inventor
마사루 나카무라
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20180041592A publication Critical patent/KR20180041592A/ko
Application granted granted Critical
Publication of KR102315783B1 publication Critical patent/KR102315783B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Dicing (AREA)

Abstract

(과제) 소정의 두께로 고르게 된 적층칩을 제조할 수 있는 새로운 적층칩의 제조 방법을 제공한다.
(해결 수단) 복수의 칩이 적층된 적층칩의 제조 방법으로서, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 웨이퍼를 복수의 칩으로 분할하는 칩 형성 스텝과, 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정하는 측정 스텝과, 복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 측정 스텝에서 측정한 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하는 칩 적층 스텝을 포함한다.

Description

적층칩의 제조 방법{METHOD OF MANUFACTURING A STACKED CHIP}
본 발명은 복수의 칩이 적층되어 이루어지는 적층칩의 제조 방법에 관한 것이다.
반도체 장치의 가일층의 소형화, 고집적화를 실현하기 위해, 복수의 반도체칩을 두께 방향으로 중첩하여 관통 전극 (TSV : Through Silicon Via) 등으로 접속하는 3 차원 실장 기술이 실용화되어 있다. 이 기술에서는, 최종적으로 제조되는 적층칩의 두께를 억제하기 위해, 연삭 등의 방법으로 얇아진 반도체칩이 사용된다.
그런데, 적층칩을 구성하는 반도체칩의 두께에 편차가 있으면, 소정의 두께로 고르게 된 적층칩을 형성하는 것이 어려워진다. 그래서, 반도체칩이 되는 웨이퍼를 연삭 등의 방법으로 얇게 하기 전에, 표면측의 수지층을 평탄화하여, 연삭에서 기인되는 두께의 편차를 억제하는 방법이 제안되어 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2008-182015호
그러나, 상기 서술한 방법에서는, 연삭 장치와는 별도로 바이트 절삭용의 절삭 장치 (바이트 절삭 장치) 를 준비할 필요가 있기 때문에, 제조 비용이 높아지기 쉽다. 또, 이 방법으로도 두께의 편차를 완전히 억제할 수는 없었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 소정의 두께로 고르게 된 적층칩을 제조할 수 있는 새로운 적층칩의 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 의하면, 복수의 칩이 적층된 적층칩의 제조 방법으로서, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 웨이퍼를 복수의 칩으로 분할하는 칩 형성 스텝과, 그 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정하는 측정 스텝과, 복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 그 측정 스텝에서 측정한 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하는 칩 적층 스텝을 구비하는 적층칩의 제조 방법이 제공된다.
본 발명의 일 양태에 있어서, 그 칩 형성 스텝에서는, 교차하는 복수의 분할 예정 라인을 따라 웨이퍼에 분할용의 구조를 형성한 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 하여 복수의 칩으로 분할하면 된다.
본 발명의 일 양태에 관련된 적층칩의 제조 방법에서는, 복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하므로, 소정의 두께로 고르게 된 적층칩을 제조할 수 있다.
도 1 은 웨이퍼의 구성예를 모식적으로 나타내는 사시도이다.
도 2(A) 는, 칩 형성 스텝에 있어서 웨이퍼의 표면측에 분할용의 홈이 형성되는 모습을 모식적으로 나타내는 일부 단면 측면도이고, 도 2(B) 는, 칩 형성 스텝에 있어서 웨이퍼의 이면이 연삭되는 모습을 모식적으로 나타내는 일부 단면 측면도이다.
도 3(A) 는, 복수의 칩으로 분할된 웨이퍼를 모식적으로 나타내는 사시도이고, 도 3(B) 는, 측정 스텝에 있어서 각 칩의 두께가 측정되는 모습을 모식적으로 나타내는 일부 단면 측면도이다.
도 4(A) 는, 칩 적층 스텝에 있어서 선택된 복수의 칩을 모식적으로 나타내는 측면도이고, 도 4(B) 는, 칩 적층 스텝에 있어서 복수의 칩이 적층된 모습을 모식적으로 나타내는 측면도이다.
첨부 도면을 참조하여, 본 발명의 일 양태에 관련된 실시형태에 대하여 설명한다. 본 실시형태에 관련된 적층칩의 제조 방법은, 칩 형성 스텝 (도 2(A), 도 2(B), 도 3(A) 참조), 측정 스텝 (도 3(B) 참조) 및 칩 적층 스텝 (도 4(A), 도 4(B) 참조) 을 포함한다.
칩 형성 스텝에서는, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 또, 웨이퍼를 복수의 칩으로 분할한다. 측정 스텝에서는, 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정한다. 칩 적층 스텝에서는, 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층한다. 이하, 본 실시형태에 관련된 적층칩의 제조 방법에 대하여 상세히 서술한다.
도 1 은, 본 실시형태에서 사용되는 웨이퍼의 구성예를 모식적으로 나타내는 사시도이다. 도 1 에 나타내는 바와 같이, 본 실시형태의 웨이퍼 (11) 는, 실리콘 (Si) 등의 반도체 재료를 사용하여 원반상으로 형성되어 있다. 웨이퍼 (11) 의 표면 (11a) 측은, 격자상으로 배열된 분할 예정 라인 (스트리트) (13) 에 의해 복수의 영역으로 구획되어 있고, 각 영역에는 IC, LSI 등의 디바이스 (15) 가 형성되어 있다.
또한, 본 실시형태에서는, 실리콘 등의 반도체 재료로 이루어지는 원반상의 웨이퍼 (11) 를 사용하지만, 웨이퍼 (11) 의 재질, 형상, 크기, 구조 등에 제한은 없다. 예를 들어, 세라믹스, 수지, 금속 등의 재료로 이루어지는 웨이퍼 (11) 를 사용할 수도 있다. 마찬가지로, 디바이스 (15) 의 종류, 수량, 크기, 배치 등에도 제한은 없다.
본 실시형태에 관련된 적층칩의 제조 방법에서는, 먼저, 상기 서술한 웨이퍼 (11) 를 분할하여 복수의 칩을 형성하는 칩 형성 스텝을 실시한다. 도 2(A) 는, 칩 형성 스텝에 있어서 웨이퍼의 표면측에 분할용의 홈 (분할용의 구조) 이 형성되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 분할용의 홈은, 예를 들어, 도 2(A) 에 나타내는 절삭 장치 (2) 를 사용하여 형성된다.
절삭 장치 (2) 는, 웨이퍼 (11) 를 흡인, 유지하기 위한 척 테이블 (4) 을 구비하고 있다. 척 테이블 (4) 은, 모터 등의 회전 구동원 (도시 생략) 에 연결되어 있고, 연직 방향과 대략 평행한 회전축의 둘레로 회전한다. 또, 척 테이블 (4) 의 하방에는, 가공 이송 기구 (도시 생략) 가 형성되어 있고, 척 테이블 (4) 은, 이 가공 이송 기구에 의해 가공 이송 방향 (수평한 제 1 방향) 으로 이동한다.
척 테이블 (4) 의 상면의 일부는, 웨이퍼 (11) 의 이면 (11b) 측을 흡인, 유지하는 유지면 (4a) 으로 되어 있다. 유지면 (4a) 은, 척 테이블 (4) 의 내부에 형성된 흡인로 (도시 생략) 등을 통하여 흡인원 (도시 생략) 에 접속되어 있다. 흡인원의 부압을 유지면 (4a) 에 작용시킴으로써, 웨이퍼 (11) 는 척 테이블 (4) 에 흡인, 유지된다.
척 테이블 (4) 의 상방에는, 웨이퍼 (11) 를 절삭하기 위한 절삭 유닛 (6) 이 배치되어 있다. 절삭 유닛 (6) 은, 수평 방향과 대력 평행한 회전축이 되는 스핀들 (8) 을 구비하고 있다. 스핀들 (8) 의 일단측에는, 환상의 절삭 블레이드 (10) 가 장착되어 있다. 스핀들 (8) 의 타단측에는 모터 등의 회전 구동원 (도시 생략) 이 연결되어 있고, 스핀들 (8) 에 장착된 절삭 블레이드 (10) 는, 이 회전 구동원으로부터 전달되는 힘에 의해 회전한다.
절삭 유닛 (6) 은, 승강 기구 (도시 생략) 및 산출 이송 기구 (도시 생략) 에 지지되어 있고, 승강 기구에 의해 연직 방향으로 이동 (승강) 하여, 산출 이송 기구에 의해 가공 이송 방향과 수직인 산출 이송 방향 (수평한 제 2 방향) 으로 이동한다.
이 절삭 장치 (2) 를 사용하여 분할용의 홈을 형성할 때에는, 먼저, 웨이퍼 (11) 의 이면 (11b) 측을 척 테이블 (4) 의 유지면 (4a) 에 접촉시켜, 흡인원의 부압을 작용시킨다. 이로써, 웨이퍼 (11) 는, 표면 (11a) 측이 상방으로 노출된 상태에서 척 테이블 (4) 에 유지된다. 또한, 웨이퍼 (11) 의 이면 (11b) 에는, 미리 다이싱 테이프 등을 첩부해 두어도 된다.
다음으로, 척 테이블 (4) 을 회전시켜, 임의의 분할 예정 라인 (13) 을 가공 이송 방향에 대해 평행하게 한다. 또한, 척 테이블 (4) 과 절삭 유닛 (6) 을 상대적으로 이동시켜, 절삭 블레이드 (10) 를, 임의의 분할 예정 라인 (13) 의 연장선 상에 맞춘다. 그 후, 회전시킨 절삭 블레이드 (10) 의 하단을, 웨이퍼 (11) 의 표면 (11a) 보다 낮고 이면 (11b) 보다 높은 위치까지 하강시켜, 척 테이블 (4) 을 가공 이송 방향으로 이동시킨다.
이로써, 절삭 블레이드 (10) 를 웨이퍼 (11) 에 절입시켜, 대상의 분할 예정 라인 (13) 을 따른 분할용의 홈 (분할용의 구조) (17) 을 형성할 수 있다 (하프 컷). 또한, 상기 서술한 동작은, 모든 분할 예정 라인 (13) 을 따라 분할용의 홈 (17) 이 형성될 때까지 반복된다.
분할용의 홈 (17) 을 형성한 후에는, 이면 (11b) 을 연삭하여 웨이퍼 (11) 를 얇게 하고, 복수의 칩으로 분할한다. 도 2(B) 는, 칩 형성 스텝에 있어서 웨이퍼의 이면이 연삭되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 이면 (11b) 의 연삭은, 예를 들어, 도 2(B) 에 나타내는 연삭 장치 (22) 를 사용하여 실시된다.
연삭 장치 (22) 는, 웨이퍼 (11) 를 흡인, 유지하기 위한 척 테이블 (24) 을 구비하고 있다. 척 테이블 (24) 은, 모터 등의 회전 구동원 (도시 생략) 에 연결되어 있고, 연직 방향과 대체로 평행한 회전축의 둘레로 회전한다. 또, 척 테이블 (24) 의 하방에는, 이동 기구 (도시 생략) 가 형성되어 있고, 척 테이블 (24) 은, 이 이동 기구에 의해 수평 방향으로 이동한다.
척 테이블 (24) 의 상면의 일부는, 웨이퍼 (11) 의 표면 (11a) 측을 흡인, 유지하는 유지면 (24a) 으로 되어 있다. 유지면 (24a) 은, 척 테이블 (24) 의 내부에 형성된 흡인로 (도시 생략) 등을 통하여 흡인원 (도시 생략) 에 접속되어 있다. 흡인원의 부압을 유지면 (24a) 에 작용시킴으로써, 웨이퍼 (11) 는, 척 테이블 (24) 에 흡인, 유지된다.
척 테이블 (24) 의 상방에는, 연삭 유닛 (26) 이 배치되어 있다. 연삭 유닛 (26) 은, 승강 기구 (도시 생략) 에 지지된 스핀들 하우징 (도시 생략) 을 구비하고 있다. 스핀들 하우징에는, 스핀들 (28) 이 수용되어 있고, 스핀들 (28) 의 하단부에는, 원반상의 마운트 (30) 가 고정되어 있다.
마운트 (30) 의 하면에는, 마운트 (30) 와 대략 동등한 직경의 연삭휠 (32) 이 장착되어 있다. 연삭휠 (32) 은, 스테인리스, 알루미늄 등의 금속 재료로 형성된 휠기대 (34) 를 구비하고 있다. 휠기대 (34) 의 하면에는, 복수의 연삭 지석 (36) 이 환상으로 배열되어 있다.
스핀들 (28) 의 상단측 (기단측) 에는, 모터 등의 회전 구동원 (도시 생략) 이 연결되어 있고, 연삭휠 (32) 은, 이 회전 구동원으로부터 전달되는 힘에 의해, 연직 방향과 대략 평행한 회전축의 둘레로 회전한다. 연삭 유닛 (26) 의 내부 또는 근방에는, 순수 등의 연삭액을 웨이퍼 (11) 등에 대해 공급하기 위한 노즐 (도시 생략) 이 형성되어 있다.
이 연삭 장치 (22) 를 사용하여 웨이퍼 (11) 의 이면 (11b) 을 연삭하기 전에는, 상기 서술한 웨이퍼 (11) 의 표면 (11a) 측에 보호 부재를 첩부해 둔다. 보호 부재 (21) 는, 예를 들어, 웨이퍼 (11) 와 동등한 직경을 갖는 원형의 필름 (테이프) 이며, 그 표면 (21a) 측에는, 점착력을 갖는 풀층이 형성되어 있다.
그 때문에, 이 표면 (21a) 측을 피가공물 (11) 의 표면 (11a) 측에 밀착시키면, 피가공물 (11) 의 표면 (11a) 측에 보호 부재 (21) 를 첩부할 수 있다. 피가공물 (11) 의 표면 (11a) 측에 보호 부재 (21) 를 첩부함으로써, 연삭 등을 할 때에 가해지는 충격을 완화하여, 웨이퍼 (11) 의 표면 (11a) 측에 형성된 디바이스 (15) 등을 보호할 수 있다. 또한, 웨이퍼 (11) 의 이면 (11b) 에 다이싱 테이프 등이 첩부되어 있는 경우에는, 이것들을 제거해 둔다.
웨이퍼 (11) 의 표면 (11a) 측에 보호 부재 (21) 을 첩부한 후에는, 웨이퍼 (11) 에 첩부되어 있는 보호 부재 (21) 의 이면 (21b) 을 척 테이블 (24) 의 유지면 (24a) 에 접촉시켜, 흡인원의 부압을 작용시킨다. 이로써, 웨이퍼 (11) 는, 이면 (11b) 측이 상방으로 노출된 상태에서 척 테이블 (24) 에 흡인, 유지된다.
다음으로, 척 테이블 (24) 을 연삭 유닛 (26) 의 하방으로 이동시킨다. 그리고, 도 2(B) 에 나타내는 바와 같이, 척 테이블 (24) 과 연삭휠 (32) 을 각각 회전시켜, 연삭액을 웨이퍼 (11) 의 이면 (11b) 등에 공급하면서 스핀들 하우징 (스핀들 (28), 연삭휠 (32)) 을 하강시킨다.
스핀들 하우징의 하강 속도 (하강량) 는, 웨이퍼 (11) 의 이면 (11b) 측에 연삭 지석 (36) 의 하면이 눌려질 정도로 조정된다. 이로써, 이면 (11b) 측을 연삭하여, 웨이퍼 (11) 를 얇게 할 수 있다. 이 연삭은, 예를 들어, 비접촉식의 두께 측정기 (38) (도 3(B) 참조) 를 사용하여 웨이퍼 (11) 의 두께를 측정하면서, 웨이퍼 (11) 가 소정의 두께 (마무리 두께) 로 얇아질 때까지 계속된다. 또한, 비접촉식의 두께 측정기 (38) 대신에, 접촉식의 두께 측정기를 사용해도 된다.
웨이퍼 (11) 가 소정의 두께 (마무리 두께) 까지 얇아지면, 이면 (11b) 측에는, 분할용의 홈 (17) 이 노출되고, 웨이퍼 (11) 는, 이 분할용의 홈 (17) 을 경계로 복수의 칩으로 분할된다. 도 3(A) 는, 복수의 칩으로 분할된 웨이퍼 (11) 를 모식적으로 나타내는 사시도이다. 도 3(A) 에 나타내는 바와 같이, 웨이퍼 (11) 를 분할하여 복수의 칩 (19) 이 얻어지면, 칩 형성 스텝은 종료된다.
칩 형성 스텝 후에는, 각 칩 (19) 의 두께를 측정하기 위한 측정 스텝을 실시한다. 도 3(B) 는, 측정 스텝에 있어서 각 칩 (19) 의 두께가 측정되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 이 측정 스텝은, 계속해서 연삭 장치 (22) 를 사용하여 실시된다.
상기 서술한 바와 같이, 척 테이블 (24) 의 상방에는, 광을 이용한 비접촉식의 두께 측정기 (38) 가 배치되어 있다. 두께 측정기 (38) 는, 측정용의 광을 방사하는 광원 (도시 생략) 을 구비하고 있다. 이 광원은, 예를 들어, SLD (슈퍼 루미선트 다이오드) 나, LED, 할로겐 램프 등이며, 웨이퍼 (11) 를 투과하는 소정의 파장 범위에서 강도 분포를 갖는 광을 방사한다.
상기 서술한 바와 같이, 측정용의 광은 웨이퍼 (11) 를 투과하므로, 웨이퍼 (11) 에 조사된 측정용의 광의 일부가 웨이퍼 (11) 의 이면 (11b) 측에서 반사되는 한편으로, 웨이퍼 (11) 에 조사된 측정용 광의 다른 일부는 웨이퍼 (11) 의 표면 (11a) 측에서 반사된다. 따라서, 이면 (11b) 측에서 반사된 광과 표면 (11a) 측에서 반사된 광의 간섭광은, 이면 (11b) 과 표면 (11a) 의 광로차 (웨이퍼 (11) 의 두께에 상당) 등에 따른 복수의 파장에 의해 서로 강해지게 된다.
상기 서술한 간섭광은, 예를 들어, 두께 측정기 (38) 의 내부에 형성된 회절 격자 등으로 이루어지는 분광 유닛 (도시 생략) 에 입사된다. 분광 유닛의 근방에는, 분광 유닛에 의해 분광된 광의 강도 분포를 검출하는 라인 센서 (도시 생략) 가 배치되어 있다. 라인 센서에서 취득되는 간섭광의 강도 분포에 관한 정보는, 예를 들어, 두께 측정기 (38) 의 제어 유닛 (도시 생략) 에 보내진다.
상기 서술한 바와 같이 하여 라인 센서에 의해 취득된 정보에는, 복수의 파장에 의해 서로 강하게 하는 간섭광의 분광 스펙트럼에 상당하는 정보가 포함되어 있다. 따라서, 라인 센서에 의해 취득된 정보 (간섭광의 분광 스펙트럼) 를, 예를 들어, 제어 유닛에 의해 푸리에 변환 (대표적으로는, 고속 푸리에 변환) 등을 함으로써, 표면 (11a) 에 대한 이면 (11b) 의 높이 (즉, 웨이퍼 (11) 의 두께) 에 관한 정보를 취득할 수 있다.
이 두께 측정기 (38) 를 사용하여 칩 (19) 의 두께를 측정할 때에는, 예를 들어, 두께 측정기 (38) 로부터 웨이퍼 (11) 의 이면 (11b) 을 향하여 측정용 광을 조사하면서, 척 테이블 (24) 과 두께 측정기 (38) 를 상대적으로 이동시킨다. 이로써, 각 칩 (19) 에 측정용 광을 조사하여, 그 두께를 측정할 수 있다. 또한, 접촉식 두께 측정기나, 두께 측정기 (38) 와는 측정 원리가 상이한 비접촉식 두께 측정기 등을 사용해도 된다. 예를 들어, 모든 칩 (19) 의 두께가 측정, 기록되면, 측정 스텝은 종료된다.
측정 스텝 후에는, 각 칩 (19) 의 두께에 기초하여 적층해야 하는 복수의 칩 (19) 을 선택하여 적층하는 칩 적층 스텝을 실시한다. 도 4(A) 는, 칩 적층 스텝에 있어서 선택된 복수의 칩을 모식적으로 나타내는 측면도이고, 도 4(B) 는, 칩 적층 스텝에 있어서 복수의 칩이 적층된 모습을 모식적으로 나타내는 측면도이다.
또한, 본 실시형태에서는, 3 개의 칩 (19a, 19b, 19c) 을 두께 방향으로 중첩하여 적층칩 (31) 을 제조하는 경우에 대하여 설명하지만, 중첩되는 칩 (19) 의 수에 제한은 없다. 즉, 2 개의 칩 (19) 을 중첩하여 적층칩을 제조해도 되고, 4 개 이상의 칩 (19) 을 중첩하여 적층칩을 제조해도 된다.
예를 들어, 적층칩 (31) 의 두께가 T 로 설정되어 있는 경우에는, 측정 스텝에서 측정, 기록된 각 칩 (19) 의 두께에 기초하여, 도 4(A) 에 나타내는 바와 같이, 각각의 두께 (t1, t2, t3) 의 합계가 T 가 되는 3 개의 칩 (19a, 19b, 19c) 을 선택한다. 이들 3 개의 칩 (19a, 19b, 19c) 을 중첩하여 고정시킴으로써, 도 4(B) 에 나타내는 바와 같이, 두께가 T 인 적층칩 (31) 을 제조할 수 있다.
또한, 본 실시형태에서는, 칩 (19a, 19b, 19c) 의 두께만을 고려하는 예에 대하여 설명하고 있지만, 적층칩이 칩 이외의 구성 요소 (예를 들어, 각 칩을 접속하는 접착제 등) 를 포함하는 경우에는, 그 구성 요소의 두께를 고려한 다음, 적층해야 하는 복수의 칩을 선택한다.
이상과 같이, 본 실시형태에 관련된 적층칩의 제조 방법에서는, 복수의 칩 (19) 을 적층하였을 때에 소정의 두께 T 가 되도록, 각 칩 (19) 의 두께에 기초하여 적층해야 하는 복수의 칩 (19a, 19b, 19c) 을 선택하여 적층하기 때문에, 소정의 두께 T 로 균일한 적층칩 (31) 을 제조할 수 있다.
또한, 본 발명은 상기 실시형태의 기재에 제한되지 않고 여러 가지 변경하여 실시할 수 있다. 예를 들어, 상기 실시형태의 칩 형성 스텝에서는, 웨이퍼 (11) 의 표면 (11a) 측에 분할용의 홈 (17) 을 형성하고, 그 후, 웨이퍼 (11) 의 이면 (11b) 을 연삭함으로써, 웨이퍼 (11) 를 얇게 함과 함께 복수의 칩 (19) 으로 분할하고 있지만, 다른 방법을 사용하여 웨이퍼를 복수의 칩으로 분할해도 된다.
예를 들어, 투과성이 있는 레이저 빔을 웨이퍼의 내부에 집광시켜, 분할의 기점이 되는 개질층 (분할용의 구조) 을 형성하고, 그 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 함과 함께, 연삭시에 가해지는 힘을 이용하여 웨이퍼를 복수의 칩으로 분할할 수 있다.
마찬가지로, 투과성이 있는 레이저 빔을 웨이퍼의 내부에 집광시켜, 분할의 기점이 되는 개질층을 형성하고, 그 후, 연삭 이외의 방법으로 힘을 부여하여 웨이퍼를 복수의 칩으로 분할해도 된다. 이 경우에는, 분할의 기점이 되는 개질층을 형성하기 전에, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 할 수도 있다.
또, 흡수성이 있는 레이저 빔이나 절삭 블레이드를 사용하여 웨이퍼를 절단하여, 복수의 칩으로 분할해도 된다. 또한, 이 경우에는, 웨이퍼를 절단하여 복수의 칩으로 분할하기 전에, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하면 된다.
그 밖에, 상기 실시형태에 관련된 구조, 방법 등은, 본 발명의 목적의 범위를 일탈하지 않는 한 적절히 변경하여 실시할 수 있다.
11 : 웨이퍼
11a : 표면
11b : 이면
13 : 분할 예정 라인 (스트리트)
15 : 디바이스
17 : 분할용의 홈 (분할용의 구조)
19, 19a, 19b, 19c : 칩
21 : 보호 부재
21a : 표면
21b : 이면
31 : 적층칩
2 : 절삭 장치
4 : 척 테이블
4a : 유지면
6 : 절삭 유닛
8 : 스핀들
10 : 절삭 블레이드
22 : 연삭 장치
24 : 척 테이블
24a : 유지면
26 : 연삭 유닛
28 : 스핀들
30 : 마운트
32 : 연삭휠
34 : 휠기대
36 : 연삭 지석
38 : 두께 측정기

Claims (2)

  1. 복수의 칩이 적층된 적층칩의 제조 방법으로서,
    웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 웨이퍼를 복수의 칩으로 분할하는 칩 형성 스텝과,
    상기 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정하는 측정 스텝과,
    복수의 칩을 적층하였을 때에 적층칩의 두께가 소정의 두께로 균일하게 형성될 수 있도록, 상기 측정 스텝에서 측정한 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하는 칩 적층 스텝을 구비하는 것을 특징으로 하는 적층칩의 제조 방법.
  2. 제 1 항에 있어서,
    상기 칩 형성 스텝에서는, 교차하는 복수의 분할 예정 라인을 따라 웨이퍼에 분할용의 구조를 형성한 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 하여 복수의 칩으로 분할하는 것을 특징으로 하는 적층칩의 제조 방법.
KR1020170132578A 2016-10-14 2017-10-12 적층칩의 제조 방법 KR102315783B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016203071A JP6707292B2 (ja) 2016-10-14 2016-10-14 積層チップの製造方法
JPJP-P-2016-203071 2016-10-14

Publications (2)

Publication Number Publication Date
KR20180041592A KR20180041592A (ko) 2018-04-24
KR102315783B1 true KR102315783B1 (ko) 2021-10-20

Family

ID=61954623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170132578A KR102315783B1 (ko) 2016-10-14 2017-10-12 적층칩의 제조 방법

Country Status (4)

Country Link
JP (1) JP6707292B2 (ko)
KR (1) KR102315783B1 (ko)
CN (1) CN107958848B (ko)
TW (1) TWI732935B (ko)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007653A (ja) 2001-06-26 2003-01-10 Disco Abrasive Syst Ltd 半導体ウェーハの分割システム及び分割方法
JP2008218599A (ja) 2007-03-02 2008-09-18 Disco Abrasive Syst Ltd ウェーハの加工方法および加工装置
JP2008263096A (ja) 2007-04-13 2008-10-30 Disco Abrasive Syst Ltd デバイスの研削方法
JP2010525561A (ja) 2007-04-17 2010-07-22 アイメック 基板の薄層化方法
JP2013084717A (ja) 2011-10-07 2013-05-09 Tokyo Electron Ltd 三次元実装装置
JP2013138077A (ja) 2011-12-28 2013-07-11 Tokyo Electron Ltd 三次元実装装置
JP2014183097A (ja) 2013-03-18 2014-09-29 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014187167A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
JP2015176937A (ja) 2014-03-14 2015-10-05 マイクロン テクノロジー， インク． 半導体装置の製造方法
JP2016016457A (ja) * 2014-07-04 2016-02-01 株式会社ディスコ 研削方法
JP2016178100A (ja) 2015-03-18 2016-10-06 マイクロン テクノロジー， インク． 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617160A (en) * 1984-11-23 1986-10-14 Irvine Sensors Corporation Method for fabricating modules comprising uniformly stacked, aligned circuit-carrying layers
US4704319A (en) * 1984-11-23 1987-11-03 Irvine Sensors Corporation Apparatus and method for fabricating modules comprising stacked circuit-carrying layers
TW503531B (en) * 2000-09-28 2002-09-21 Toshiba Corp Multi-layered semiconductor apparatus
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
JP4769048B2 (ja) * 2005-08-23 2011-09-07 株式会社ディスコ 基板の加工方法
JP2008182015A (ja) 2007-01-24 2008-08-07 Disco Abrasive Syst Ltd ウエーハの研削方法
JP4875532B2 (ja) * 2007-04-03 2012-02-15 株式会社ディスコ 切削加工装置
JP4980140B2 (ja) * 2007-05-25 2012-07-18 株式会社ディスコ ウェーハの研削加工方法
JP5930840B2 (ja) * 2012-05-22 2016-06-08 株式会社ディスコ 板状物の加工方法
JP5995616B2 (ja) * 2012-09-05 2016-09-21 株式会社ディスコ ウエーハの加工方法
CN103413785B (zh) * 2013-08-02 2015-08-26 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
JP2015041687A (ja) * 2013-08-21 2015-03-02 株式会社ディスコ ウエーハの加工方法
JP2015233077A (ja) * 2014-06-10 2015-12-24 株式会社ディスコ ウエーハの加工方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007653A (ja) 2001-06-26 2003-01-10 Disco Abrasive Syst Ltd 半導体ウェーハの分割システム及び分割方法
JP2008218599A (ja) 2007-03-02 2008-09-18 Disco Abrasive Syst Ltd ウェーハの加工方法および加工装置
JP2008263096A (ja) 2007-04-13 2008-10-30 Disco Abrasive Syst Ltd デバイスの研削方法
JP2010525561A (ja) 2007-04-17 2010-07-22 アイメック 基板の薄層化方法
JP2013084717A (ja) 2011-10-07 2013-05-09 Tokyo Electron Ltd 三次元実装装置
JP2013138077A (ja) 2011-12-28 2013-07-11 Tokyo Electron Ltd 三次元実装装置
JP2014183097A (ja) 2013-03-18 2014-09-29 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014187167A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
JP2015176937A (ja) 2014-03-14 2015-10-05 マイクロン テクノロジー， インク． 半導体装置の製造方法
JP2016016457A (ja) * 2014-07-04 2016-02-01 株式会社ディスコ 研削方法
JP2016178100A (ja) 2015-03-18 2016-10-06 マイクロン テクノロジー， インク． 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201826445A (zh) 2018-07-16
TWI732935B (zh) 2021-07-11
CN107958848B (zh) 2023-07-07
JP6707292B2 (ja) 2020-06-10
JP2018064078A (ja) 2018-04-19
CN107958848A (zh) 2018-04-24
KR20180041592A (ko) 2018-04-24

Similar Documents

Publication Publication Date Title
TWI677039B (zh) 晶圓的加工方法
TWI660802B (zh) Laser processing device
US20110226747A1 (en) Workpiece dividing method
JP2014209523A (ja) ウェーハの加工方法
JP2017054888A (ja) ウエーハの加工方法
KR20180040081A (ko) 웨이퍼의 가공 방법
JP6300763B2 (ja) 被加工物の加工方法
JP6721473B2 (ja) ウエーハの処理方法
US10431496B2 (en) Device chip package manufacturing method
KR102315783B1 (ko) 적층칩의 제조 방법
JP6624512B2 (ja) ウェーハ研削方法及びウェーハ研削装置
JP7009027B2 (ja) ウェーハの加工方法
JP7334065B2 (ja) チップの製造方法
KR20230025753A (ko) 웨이퍼의 가공 방법
US11195757B2 (en) Wafer processing method
JP6042662B2 (ja) ウェーハの加工方法
JP6215666B2 (ja) 加工装置
JP6057592B2 (ja) ウエーハの加工方法
JP6824577B2 (ja) ウェーハの加工方法
JP7171131B2 (ja) 被加工物の研削方法
JP6918419B2 (ja) ウェーハの加工方法
JP6764327B2 (ja) ワークの加工方法
JP6973922B2 (ja) ウェーハの加工方法
JP6105874B2 (ja) ウエーハの加工方法
JP6042654B2 (ja) ウエーハの加工方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant