JP2016178100A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板の厚さのばらつきを抑制したチップ積層体を含む半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、少なくとも１つの第１の領域、及び前記第１の領域以外の領域である第２の領域を有する半導体基板を準備する工程と、第１の領域が第２の領域の少なくとも一部よりも薄くなるように、少なくとも前記半導体基板の前記第１の領域を含む第３の領域を薄化する工程と、前記第１領域を単離するように前記半導体基板を切断する工程と、を含む。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関する。特に、本発明は、貫通電極を有する半導体装置の製造方法に関する。
近年、半導体装置の集積度が年々向上し、それに伴って配線の微細化や多層化が進んでいる。一方、スマートフォンなどのモバイル製品に組み込まれる各種半導体装置は、高密度実装化され、パッケージサイズの小型化及び薄膜化が要求されている。このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Through Substrate Via/Through Silicon Via）と呼ばれる貫通電極を有する半導体装置（半導体チップ）を積層したチップ積層体を配線基板の主面に実装したＣｏＣ(Chip on Chip)型の半導体装置（半導体パッケージ）が注目されている。上記貫通電極は、半導体装置の半導体基板を貫通する様に設けられている。貫通電極の両端は、バンプ電極を介して、配線基板、或いは他の半導体装置と電気的に接続される。
特許文献１には、電極表面を有する複数の半導体チップを順次積層して実装する半導体チップの積層実装方法において、相対向する半導体チップの電極表面を活性化させ、この相対向する半導体チップを位置合わせし、加圧により相対向する半導体チップを反応層を形成することなく積層接合し、すべての半導体チップの積層接合が完了した後に、半導体チップ群を一括して加熱して反応層を形成する半導体チップの積層実装方法が開示されている。
特許文献２には、半導体基板の主面上に、貫通電極を有する個片化された半導体チップをフリップチップ接合によって実装し、半導体基板を裏面から薄肉化し、半導体基板の裏面にバンプを形成し、半導体基板をチップサイズに切断してチップ積層体を得る方法（ＣｏＷ（Chip on Wafer）方式）が開示されている。
特開２００２−１７０９１９号公報 特開２００８−１３０７０６号公報
以下の分析は、本発明の観点から与えられる。
特許文献２に記載の方法によれば、複数の半導体チップを積層したチップ積層体において、チップ積層体毎に半導体基板の厚さが異なってしまうことが起こり得る。図２７〜図３０に、背景技術に係る半導体装置の製造方法を説明するための概略工程図を示す。図３１に、背景技術に係るチップ積層体の作製工程を示すフローチャートを示す。まず、第１半導体チップを形成するための半導体基板９０１の第１面９０１ａ側に、素子形成層やバンプ等を形成する（Ｓ９０１）。次に、半導体基板９０１の第１面９０１ａ上に、複数の第２半導体チップ９２０ａ〜ｇ及び第３半導体チップ９３０を積層する（図２７；Ｓ９０２）。個々の半導体チップ９０２ａ〜ｇ及び第３半導体チップ９３０の厚さにはばらつきが生じ得るので、第２半導体チップ９２０ａ〜ｇ及び第３半導体チップ９３０の積層体の厚さにもばらつきが生じ得る。例えば、１つの半導体チップの厚さを４０μｍに設定した場合には、１つの半導体チップ当たり±５μｍのばらつきが生じ得る。この場合、例えば、図２７に示すように、８つの半導体チップ９０２ａ〜ｇ及び第３半導体チップ９３０を積層した場合には、チップ積層体毎に±４０μｍ（＝±５μｍ×８）のばらつきが生じ得ることになる。すなわち、最も厚いチップ積層体と最も薄いチップ積層体とでは、半導体チップ２つ分に相当する８０μｍの差が生じ得ることになる。図２７においては、両端のチップ積層体の厚さＴ１に比べて、中央のチップ積層体の厚さＴ２が薄くなっている例を示している。
次に、半導体チップ積層体の間の隙間に樹脂９０３を埋める。次に、接着材９０４によって、半導体基板９０１を薄化するときに保護膜となるシート９０５を貼り付ける（図２８）。
次に、半導体基板９０１の第２面９０１ｂ側から所定の厚さ、例えば厚さ４０μｍまで半導体基板９０１を研削して薄化する（図２９；Ｓ９０３）。しかしながら、第２半導体チップ９２０ａ〜ｇ及び第３半導体チップ９３０の積層体の厚さの差異によって、半導体基板９０１は均一な厚さにすることはできない。例えば、図２９に示す形態においては、厚さの薄いチップ積層体部分の半導体基板９０１の厚さＴ４は、チップ積層体が薄い分、半導体基板の他の部分の厚さＴ３よりも厚くなってしまう。逆に、厚いチップ積層体がある場合には、そのチップ積層体部分の半導体基板は他の部分よりも薄くなってしまう。
次に、シート９０５等を除去した後、半導体基板９０１をダイシングして、チップ積層体９１０を製造する（図３０；Ｓ９０４）。各チップ積層体９１０の全体の厚さＴ５，Ｔ６は同等となるが、図３０に示す最下層の半導体チップにおける半導体基板９０１の厚さが異なるチップ積層体となってしまう。
本発明の第１視点によれば、少なくとも１つの第１の領域、及び前記第１の領域以外の領域である第２の領域を有する半導体基板を準備する工程と、第１の領域が第２の領域の少なくとも一部よりも薄くなるように、少なくとも前記半導体基板の前記第１の領域を含む第３の領域を薄化する工程と、前記第１領域を単離するように前記半導体基板を切断する工程と、を含む半導体装置の製造方法が提供される。
半導体基板に半導体チップを積層してチップ積層体を製造する場合に、各チップ積層体における半導体基板の厚さを均等にすることができる。
半導体パッケージとしての第１実施形態に係る半導体装置の概略断面図。 図１に示す半導体パッケージの概略分解図。 第１半導体チップを形成する第１半導体基板の概略平面図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 図７に示す第１半導体基板の第２面側の概略平面図。 補助ステージの概略平面図。 半導体チップの積層工程を説明するための概略工程図。 半導体チップの積層工程を説明するための概略工程図。 第１実施形態に係るチップ積層体の作製工程を示すフローチャート。 第２実施形態に係る半導体装置の製造方法を説明するための半導体基板の概略平面図。 第３実施形態に係る半導体装置の製造方法を説明するための半導体基板の概略平面図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係るチップ積層体の作製工程を示すフローチャート。
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。
上記各視点の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、第３の領域を薄化する工程において、第３の領域を半導体基板の第１の面側からエッチングして半導体基板に凹部を形成する。
上記第１視点の好ましい形態によれば、第３の領域を薄化する工程において、半導体基板の最終的な厚さとなる第１の厚さまで半導体基板を薄化する。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第３の領域を薄化する工程の前に、半導体基板全体を第１の厚さよりも厚い第２の厚さまで薄化する工程をさらに含む。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板の第１面とは反対側の第２の面の側に、トランジスタを含む素子を形成する工程をさらに含む。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第３の領域を薄化する工程の前に、第３の領域以外の第４の領域上に、第１のマスクを形成する工程をさらに含む。
上記第１視点の好ましい形態によれば、第３の領域以外の第４の領域は、半導体基板の外縁に沿った外縁領域を含む。
上記第１視点の好ましい形態によれば、外縁領域は連続して延在する。
上記第１視点の好ましい形態によれば、第３の領域以外の第４の領域は、半導体基板をダイシング処理するためのダイシング領域を含む。
上記第１視点の好ましい形態によれば、第４の領域の一部はダイシング領域に沿って延在する。
上記第１視点の好ましい形態によれば、ダイシング領域に沿って延在する第４領域の一部は格子状である。
上記第１視点の好ましい形態によれば、ダイシング領域に沿って延在する第４領域の一部の幅は、ダイシング領域の幅よりも狭い。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板を切断する工程の前に、第１の領域上に、少なくとも１つの半導体チップを積層する工程をさらに含む。
上記第１視点の好ましい形態によれば、第３の領域を薄化する工程の後に、半導体チップを積層する工程を行う。
上記第１視点の好ましい形態によれば、半導体チップは貫通電極を有する。
上記第１視点の好ましい形態によれば、半導体チップを積層する工程は、フリップチップボンディング装置を用いて、半導体基板を保持しながら行う。フリップチップボンディング装置のうち半導体基板を保持するステージは、半導体基板の薄化した形状に応じた形状を有する。
上記第１視点の好ましい形態によれば、ステージは、第３の領域に嵌合する凸部を有する。
上記第１視点の好ましい形態によれば、ステージは、第３の領域以外の第４の領域の少なくとも一部を嵌合する溝部を有する。
第１実施形態に係る半導体装置について説明する。図１に、半導体パッケージとしての第１実施形態に係る半導体装置の概略断面図を示す。図２に、半導体チップをＤＲＡＭ（Dynamic Random Access Memory）チップとして適用した半導体パッケージの一例について説明する。図２は、図１に示す半導体パッケージの概略分解図である。
半導体パッケージ２００は、再配線層２０１ａを有する配線基板２０１と、配線基板２０１に実装されたチップ積層体１５０と、配線基板２０１に接続された半田ボール２０３と、チップ積層体１５０上のリードフレーム２０４と、チップ積層体１５０を封止する封止樹脂２０２と、を備える。半導体パッケージ２００は、いわゆるＣＯＣ（chip on chip）構造から構成されている。チップ積層体１５０は、トップチップとして機能する第１半導体チップ１００、第１半導体チップ１００に対して積層された少なくとも１つの第２半導体チップ１２０と、配線基板２０１に接続され、インターフェースチップとして機能する第３半導体チップ１３０と、を備える。第１半導体チップ１００は、第１半導体基板１０１と、第１半導体基板１０１に形成された第１素子形成層１０２と、第１素子形成層１０２に隣接して形成された第１カバー膜１０３と、第１素子形成層１０２に電気的に接続された第１バンプ１０４と、を備える。第２半導体チップ１２０は、第２半導体基板１２１と、第２半導体基板１０１に形成された第２素子形成層１２２と、第２素子形成層１２２に隣接して形成された第２カバー膜１２３と、第２半導体基板１２１を貫通する貫通電極１２５と、貫通電極１２５に電気的に形成され、第２半導体基板１２１の各面に配された第２バンプ１２４及び第３バンプ１２６と、を備える。第３半導体チップ１３０も第２半導体チップ１２０と同様の構成を有することができる。半導体チップ１００，１２０，１３０間は、接合樹脂１２７によって接合されている。各半導体チップが貫通電極１２５によって接続することにより、半導体パッケージ２００をより小型化かつ高性能化することができる。
第１実施形態に係る半導体装置の製造方法について説明する。図３に、第１半導体チップを形成する第１半導体基板の概略平面図を示す。図４〜図１９に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図４〜図１９は、図３のIV−IV線に沿った断面に対応する部分の概略断面図である。図２４に、チップ積層体の作製を示すフローチャートを示す。
第１半導体チップ１００を形成するための第１半導体基板１０１を準備する。第１半導体チップ１００は、半導体パッケージ２００においてトップチップとして機能するチップである。第１半導体基板１０１は、半導体チップ形成領域Ａ１、非半導体チップ領域Ａ２及びダイシング領域（スクライブ線領域）Ｂを有する。図３には、理解を助けるため、半導体チップ形成領域Ａ１にハッチングを付してある。半導体チップ形成領域Ａ１は、第１半導体チップ１００を形成するための領域である。非半導体チップ領域Ａ２は、半導体チップの一部が欠けており、半導体チップとして利用しない領域である。まず、第１半導体基板１０１の第１面１０１ａ側の少なくとも半導体チップ形成領域Ａには、トランジスタやキャパシタなどの素子を有する第１素子形成層１０２を形成する。第１素子形成層１０２上に、配線層（不図示）を形成する。配線層上に、第１カバー膜１０３を形成する。第１カバー膜１０３は、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜から選択された単層膜又は積層膜とすることができる。次に、第１カバー膜１０３上に、第１マスク（不図示）を形成する。第１マスクには、第１バンプ１０４を形成するための第１開口（不図示）を形成する。第１マスクとしては、例えばレジストを用いることができる。第１開口は、第１マスクの露光・現像処理工程、第１マスクを用いた第１カバー膜１０３のエッチング処理工程、及び第１マスクの除去工程によって形成することができる。第１開口は、配線層が露出するように形成する。次に、第１開口に導電材を充填して第１バンプ１０４を形成する（図４；Ｓ１０１）。第１バンプ１０４は、例えば、スパッタ法及び電解めっき法を用いて、Ｎｉ／Ａｕ／Ｃｕ膜構成を有するように形成することができる。
半導体チップ形成領域Ａ１が、特許請求の範囲に記載の「第１の領域」に対応することができる。非半導体チップ領域Ａ２及びダイシング領域（スクライブ線領域）Ｂが、特許請求の範囲に記載の「第２の領域」に対応することができる。後述する凹部が形成される領域が、特許請求の範囲に記載の「第３の領域」に対応することができる。後述する梁部が形成される領域が、特許請求の範囲に記載の「第４の領域」に対応することができる。
第１半導体チップに対して積層する少なくとも１つの第２半導体チップ１２０も別途製造する（不図示）。第２半導体チップ１２０は、例えばＤＲＡＭチップとすることができる。また、第１半導体チップ及び第２半導体チップに積層する第３半導体チップ１３０も別途製造する（不図示）。第３半導体チップは、例えばインターフェースチップとして機能するチップである。第２半導体チップ１２０及び第３半導体チップ１３０の厚さは、例えば、３０μｍ〜１００μｍとすることができる。第２半導体チップ１２０及び第３半導体チップ１３０は、第２半導体基板１２１と、第２半導体基板１２１を貫通する貫通電極１２５と、第２半導体基板１２１の両面に形成され、貫通電極１２５と電気的に接続された第２バンプ１２４及び第３バンプ１２６を有する。第２バンプ１２４は、例えば、Ｎｉ／Ａｕ／Ｃｕの積層膜とすることができる。第３バンプ１２６は、例えば、ＳｎＡｇ／Ｃｕの積層膜とすることができる。第２半導体チップ１２０及び第３半導体チップ１３０は、個片化されていると好ましい。
次に、接着材である第１接着層１０５によって、支持体１０６を第１カバー膜１０３及び第１バンプ１０４上に貼り付ける（図５）。支持体１０６は、例えば、石英等で形成することができる。支持体１０６は、後で行う第２面１０１ｂ側からの第１半導体基板１０１の薄膜化に際し、擦れ等、機械的な損傷から第１半導体基板１０１の第１面１０１ａ側を保護するためのものである。また、後で行う第１半導体基板１０１の薄化後に第１半導体基板１０１の剛性を補うためのものでもある。第１接着層１０５は、例えば、レーザ光やＵＶ光を照射することで接着力を容易に弱められ、支持体１０６、第１カバー膜１０３及び第１バンプ１０４から容易に剥離可能な接着材とすると好ましい。
支持体１０６と一体化された第１半導体基板１０１を反転させ、第１半導体基板１０１の第２面１０１ｂ側に、第２マスク１０７を形成する（図６）。第２マスク１０７は、第１半導体基板１０１の第２面側に、後述の梁部及び凹部を形成するためのマスクである。第２マスク１０７は、例えば、レジストで形成することができる。
次に、第２マスク１０７をマスクとして用いて、第１半導体基板１０１に部分的に凹部１０１ｃを形成する（図７；Ｓ１０２）。すなわち、第１半導体基板１０１を部分的に薄化する。これにより、半導体チップ形成領域Ａ１はダイシング領域Ｂの少なくとも一部よりも薄くなる。図２０に、図７に示す第１半導体基板の第２面側の概略平面図を示す。第２マスク１０７下の領域に梁部１０１ｄが形成される。梁部１０１ｄは、第１半導体基板１０１の平面投影において、ダイシング領域Ｂの範囲内に形成すると好ましい。梁部１０１ｄは、後のダイシング処理によって除去されるように形成すると好ましい。凹部１０１ｃは、第１半導体基板１０１の平面投影において、少なくとも半導体チップ形成領域Ａ１を含むように形成する。図２０に示す形態においては、梁部１０１ｄの外縁部１０１ｄ１は、第１半導体基板１０１の外縁に沿って延在している。また、梁部１０１ｄの格子部１０１ｄ２は、半導体チップ形成領域Ａ１及び非半導体チップ領域Ａ２を取り囲む格子状に形成される。梁部１０１ｄの外縁部１０１ｄ１は、連続的に延在すると好ましい。梁部１０１ｄの格子部１０１ｄ２は、連続的に延在すると好ましい。また、梁部１０１ｄの格子部１０１ｄ２は、外縁部１０１ｄ１と連続していると好ましい。例えば、ダイシング領域Ｂの幅Ｌ０が１００μｍである場合、梁部１０１ｄのうち、第１半導体基板１０１の外縁部１０１ｄ１の幅Ｌ１は２ｍｍとすることができ、格子部１０１ｄ２の幅Ｌ２は８０μｍとすることができる。梁部１０１ｄは、凹部１０１ｃ形成前の厚さが維持されているので、特に外縁部１０１ｄ１は、梁として機能することができる。これにより、第１半導体基板１０１を部分的に薄くしても、別途支持体を付加しなくとも半導体チップの積層後にも剛性を維持することができる。
凹部１０１ｃにおける第１半導体基板１０１の厚さは、第１半導体チップ１００における第１半導体基板１０１の最終的な厚さにすると好ましい。凹部１０１ｃは、例えば、ＩＣＰ方式（誘導結合方式）ドライエッチング装置を使って形成することができる。例えば、凹部１０１ｃ形成前の第１半導体基板１０１の厚さが６５０μｍであるとき、凹部１０１ｃにおける第１半導体基板１０１の厚さが４０μｍとすることができる。エッチングガスとしては、例えば、ＳＦ６及びＣｌ２の混合ガスを使用し、それぞれの流量を２００ｓｃｃｍ及び８０ｓｃｃｍに設定することができる。また、ガス圧を１３．３Ｐａ（１００ｍＴｏｒｒ）とし、パワーを３０００Ｗに設定することができる。この場合、エッチングレートが毎分２５μｍ±０．２μｍとなり、凹部１０１ｃにおける第１半導体基板１０１の膜厚も３５μｍから４５μｍの範囲で確保することができる。ドライエッチングによって凹部１０１ｃを形成すると、第１半導体基板１０１におけるエッチングレートのばらつきを抑制することができる。
上記方法によれば、半導体チップ積層後に第１半導体基板１０１全体を薄化（研削）する工程が不要になる。これにより、薄化（研削）工程のためのシートの貼り付け工程が不要とすることができる。なお、凹部１０１ｃを形成する前に、第１半導体基板１０１全体を薄化してもよい。このとき、薄化後の第１半導体基板１０１の厚さは、凹部１０１ｃの底面部分の厚さよりも厚くなるようにする。例えば、凹部１０１ｃ形成前の第１半導体基板１０１の厚さが６５０μｍであるとき、第１半導体基板１０１を３５０μｍの厚さまで薄化することができる。これにより、凹部１０１ｃを形成するためのエッチング時間を短縮することができる。
上記説明においては、第２半導体チップ等を積層する前に第１半導体基板に凹部を形成したが、第２半導体チップ等を積層した後に第１半導体基板に凹部を形成してもよい。
次に、第２マスク１０７を除去する。第２マスク１０７は、例えば、プラズマ剥離で除去することができる。次に、第１接着層１０５及び支持体１０６を除去する。
後の工程において、中間製品を効率よく加熱するために、第１半導体基板１０１の第２面側の形状に合わせたフリップチップボンディング用補助ステージ１１１を第１半導体基板１０１の第２面１０１ｂ側に装着することもできる（図８）。図２１に、補助ステージ１１１の概略平面図を示す。図８に示す補助ステージは、図２１に示すVIII−VIII線に沿った概略断面図に相当する。補助ステージ１１１は、補助ステージ１１１を貫通し、中間製品を吸着保持するための吸着管１１２を有する。補助ステージ１１１は、第１半導体基板１０１の第２面１０１ｂ側の形状に対応する形状を有すると好ましい。例えば、補助ステージ１１１は、第１半導体基板１０１の凹部１０１ｃと嵌合する凸部１１１ａを有すると好ましい。また、補助ステージ１１１は、第１半導体基板１０１の梁部１０１ｄと嵌合する溝部１１１ｂを有すると好ましい。補助ステージ１１１と第１半導体基板１０１との間には、補助ステージ１１１の熱膨張を考慮して隙間を設けると好ましい。補助ステージ１１１の材料としては、金属、セラミックス、ガラス等から選ぶことができ、特に、熱伝導性に優れた材料を選ぶと好ましい。補助ステージ１１１の材料として金属を選択した場合は、表面を窒化処理などして接触する第１半導体基板１０１に金属が熱拡散することを防止すると好ましい。第１半導体基板１０１の形状に合った補助ステージ１１１を設けることによって、フリップチップボンディングにおける熱伝導不良及びそれに起因する接合強度不良が生じすることを抑制することができる。ボンディングステージが、第１半導体基板１０１の形状に合った形状を有している場合には、補助ステージ１１１は設けなくてもよい。
次に、第１半導体基板１０１上の第１バンプ１０４と、第２半導体チップ１２０の第３バンプ１２６とを電気的に接続するように、第１半導体基板１０１の各半導体チップ形成領域Ａ１に、個片化された少なくとも１つの第２半導体チップ１２０を積層する（図９；Ｓ１０３）。第１バンプ１０４と第３バンプ１２６とは、例えば、第３バンプ１２６の上層に配したＳｎＡｇ（半田）によって接続することができる。また、第２半導体チップ１２０と第１半導体基板１０１上の第１カバー膜１０３とを接合樹脂１２７によって接着することもできる。接合樹脂１２７としては、例えば熱圧着性の接合樹脂を用いることができる。
第１半導体基板１０１上への第２半導体チップ１２０の積層について説明する。図２２及び図２３に、半導体チップの積層工程を説明するための概略工程図を示す。第２半導体チップ１２０の積層はフリップチップボンディング装置を用いて行うことができる。第１半導体基板１０１は、ボンディングステージ３０１によって保持される。例えば、補助ステージ１１１の吸着管１１２を介して第１半導体基板１０１はボンディングステージ３０１によって真空吸着される。このとき、補助ステージ１１１の吸着管１１２とボンディングステージ３０１に吸着管とが連通される。ボンディングステージ３０１は、第１加熱／冷却部３０３により補助ステージ１１１を介して中間製品の温度を任意の温度に調整することができる。例えば、ＳｎＡｇ（半田）が溶融しない温度以下とすると好ましく、３００℃以下、好ましくは１５０℃以下とすることができる。第１半導体基板１０１は、凹部１０１ｃに補助ステージ１１１の凸部１１１ａが挿入される。凸部１１１ａが凹部１０１ｃの底面と密着するようにすると好ましい。これにより、ボンディングステージ３０１の第１加熱／冷却部３０３からの熱伝導性を向上させることができる。一方、第２半導体チップ１２０は、ボンディングツール３１１側に第２バンプ１２４側の面で例えば真空吸着により保持される。ボンディングツール３１１は、第２加熱／冷却部３１３により第２半導体チップ１２０を任意の温度に調整することができる。ボンディングツール３１１の動作毎に温度を自在に調整することも可能である。また、ボンディングステージ３０１及び／又はボンディングツール３１１は、圧力センサ（不図示）を有してもよい。この場合、中間製品及び／又は第２半導体チップ１２０に必要以上の力が加わらないように制御することもできる。
ボンディングツール３１１の動作の一例について説明する。まず、ボンディングツール３１１で第２半導体チップ１２０を保持し、半田が融解しない温度且つ熱圧着性の接合樹脂１２７が熱流動可能な温度、例えば１７０℃で、第２半導体チップ１２０をボンディングステージ３０１側に押し当てる。押し当ては、熱圧着性の接合樹脂１２７の流動がある程度完了し、第２半導体チップ１２０の第３バンプ１２６が第１半導体基板１０１上の第１バンプ１０４に接触するまでとすることができる。接触は圧力センサで検知することができる。次に、熱圧着性の接合樹脂１２７の５％重量減少温度以上にボンディングツール３１１の温度を変更し、ある一定時間その状態を保つ。例えば、１９０℃を５秒間維持する。次に、ボンディングツール３１１から第２半導体チップ１２０を脱着し、第２半導体チップ１２０を熱圧着性の接合樹脂１２７が熱流動しない温度以下、例えば１００℃以下とする。次に、別の第２半導体チップ１２０をボンディングツール３１１に吸着させる。以上の動作サイクルをボンディングツール３１１は、場所を移しながら半導体チップ形成領域Ａの各々に対して第２半導体チップ１２０を積層する。
第１半導体基板１０１上に積層された第２半導体チップ１２０上に、第２半導体チップ１２０をさらに積層させることができる（図１０）。積層方法は、上述と同様である。図１０に示す形態においては、第１層〜第８層の第２半導体チップ１２０ａ〜ｇ及び第３半導体チップ１３０の積層体が３つ形成されている。第３半導体チップ１３０の積層に際しては、第３半導体チップ１３０上に形成された熱圧着性の接合樹脂を一旦例えば１７０℃で流動させ、次に、その熱圧着性の接合樹脂の５％重量減少温度以上であり、且つ半田が溶融する温度以上に変更し、ある一定時間その状態を保つ。例えば、２６０℃を５秒間維持する。これにより、第３半導体チップ１３０上の熱圧着性の接合樹脂が熱硬化するとともに、第１半導体基板１０１と第２半導体チップ１２０ａ間、第２半導体チップ１２０ａ〜ｇ同士間、及び第２半導体チップ１２０ｇと第３半導体チップ１３０間が半田接合される。
第１半導体基板１０１の第１面１０１ａ側及び第２半導体チップ１２０及び第３半導体チップ１３０のチップ積層体が覆われるように、ダイシングテープを貼り付けるための補強枠１３１を取り付ける。補強枠１３１は、第１半導体基板１０１に対して接着する必要はない。補強枠１３１の材料は特に限定されるものではない。例えば、補強枠１３１は、肉厚が数ｍｍ程度あるプラスチックで形成することができる。
中間製品、補助ステージ１１１、及び補強枠１３１を反転させ、補助ステージ１１１を外す。次に、第１半導体基板１０１の第２面１０１ｂ側に、第２接着層１３２によってダイシングテープ１３３を貼り付ける。補強枠１３１は、ダイシングテープ１３３貼り付け時に、中間製品に掛かる押し付け圧力を吸収し、第１半導体基板１０１及び第２半導体チップ１２０の積層体が受けるダメージを緩和することができる。
再度、中間製品及び補強枠１３１を反転させた後、補強枠１３１を外す（図１３）。
次に、ダイシング領域Ｂに沿って、第１半導体基板１０１をダイシングする（図１４；Ｓ１０４）。ダイシングによって形成されるダイシング溝１３４は、第２接着層１３２を切断し、ダイシングテープ１３３途中まで到達するものであると好ましい。ダイシングによって梁部１０１ｄが除去されると好ましい。これにより、第１半導体チップ１００が個片化される。
次に、第１半導体チップ１００及び第２半導体チップ１２０ａ〜ｇが積層されたチップ積層体１５０をダイシンテープ１３３上から取り外し、トレー（不図示）上に配置する。これにより、チップ積層体１５０が製造される（図１５）。
次に、チップ積層体のパッケージ方法について説明する。図１６〜図１９に、チップ積層体のパッケージ方法を説明するための概略工程図を示す。なお、図１６〜図１９においては、断面であってもハッチングを省略している要素が存在する。また、図１６〜図１９に示すチップ積層体の構成及びハッチングは、図３〜図１５に示すチップ積層体とは異なっている。
まず、再配線層（不図示）を有する配線基板２０１上に、複数のチップ積層体１５０を接続する（図１６）。次に、チップ積層体１５０を封止樹脂２０２で封止する（図１７）。次に、配線基板２０１の裏側の電極上に半田ボール２０３を形成する（図１８）。次に、中間製品をチップ積層体１５０毎に切断する（図１９）。これにより、ＣｏＣ型の半導体パッケージ２００が製造される。
第１実施形態に係る半導体装置の製造方法によれば、第１半導体基板の薄化は、チップ積層体の厚さに影響されない。これにより、チップ積層体毎に、第１半導体基板の厚さにばらつきが生じることを抑制することができる。また、第１半導体基板を部分的に薄化することによって、第１半導体基板の剛性の低下による不具合の発生を抑制することができる。
次に、第２実施形態に係る半導体装置の製造方法について説明する。図２５に、第２実施形態に係る半導体装置の製造方法を説明するための半導体基板の概略平面図を示す。図２５は、第１半導体基板１０１の第２面側に凹部１０１ｅを形成した状態を示す。第１実施形態においては、半導体チップ形成領域及び非半導体チップ領域と対応する領域に凹部を形成した。第２実施形態においては、非半導体チップ領域と対応する領域には凹部を形成せずに梁部１０１ｆとし、半導体チップ形成領域と対応する領域に複数の凹部１０１ｅを形成する。
第２実施形態における上記以外の形態は第１実施形態と同様である。
第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、第１実施形態よりも、凹部形成後の第１半導体基板の剛性を高めることができる。
次に、第３実施形態に係る半導体装置の製造方法について説明する。図２６に、第３実施形態に係る半導体装置の製造方法を説明するための半導体基板の概略平面図を示す。図２６は、第１半導体基板１０１の第２面側に凹部１０１ｇを形成した状態を示す。第３実施形態においては、第１半導体基板１０１の外縁に沿った領域を梁部１０１ｈとして残存させるように、外縁部以外に１つの凹部１０１ｇを形成する。
第３実施形態における上記以外の形態は第１実施形態と同様である。
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。
上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
本発明は、貫通電極を有する半導体装置に好適に適用することができる。また、本発明は、当該半導体装置を組み込んだ装置及びデータ処理システムに適用することができる。
１００ 第１半導体チップ
１０１ 第１半導体基板
１０１ａ 第１面
１０１ｂ 第２面
１０１ｃ，１０１ｅ，１０１ｇ 凹部
１０１ｄ，１０１ｆ，１０１ｈ 梁部
１０１ｄ１ 外縁部
１０１ｄ２ 格子部
１０１ｅ 凹部
１０２ 第１素子形成層
１０３ 第１カバー膜
１０４ 第１バンプ
１０５ 第１接着層
１０６ 支持体
１０７ 第２マスク
１１１ 補助ステージ
１１１ａ 凸部
１１１ｂ 溝部
１１２ 吸着管
１２０ 第２半導体チップ
１２１ 第２半導体基板
１２２ 第２素子形成層
１２３ 第２カバー膜
１２４ 第２バンプ
１２５ 貫通電極
１２６ 第３バンプ
１２７ 接合樹脂
１３０ 第３半導体チップ
１３１ 補強枠
１３２ 第２接着層
１３３ ダイシングテープ
１３４ ダイシング溝
１５０ チップ積層体
２００ 半導体パッケージ
２０１ 配線基板
２０１ａ 再配線層
２０２ 封止樹脂
２０３ 半田ボール
２０４ リードフレーム
３０１ ボンディングステージ
３０２ 吸着管
３０３ 第１加熱／冷却部
３１１ ボンディングツール
３１２ 吸着管
３１３ 第２加熱／冷却部
９０１ 半導体基板
９０１ａ 第１面
９０１ｂ 第２面
９０３ 樹脂
９０４ 接着材
９０５ シート
９１０ チップ積層体
９２０ａ〜ｇ 第２半導体チップ
９３０ 第３半導体チップ

Claims (18)

  1. 少なくとも１つの第１の領域、及び前記第１の領域以外の領域である第２の領域を有する半導体基板を準備する工程と、
    前記第１の領域が前記第２の領域の少なくとも一部よりも薄くなるように、少なくとも前記半導体基板の前記第１の領域を含む第３の領域を薄化する工程と、
    前記第１領域を単離するように前記半導体基板を切断する工程と、
    を含む、半導体装置の製造方法。
  2. 前記第３の領域を薄化する工程において、前記第３の領域を前記半導体基板の第１の面側からエッチングして前記半導体基板に凹部を形成する、請求項１に記載の半導体装置の製造方法。
  3. 前記第３の領域を薄化する工程において、前記半導体基板の最終的な厚さとなる第１の厚さまで半導体基板を薄化する、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第３の領域を薄化する工程の前に、前記半導体基板全体を前記第１の厚さよりも厚い第２の厚さまで薄化する工程をさらに含む、請求項３に記載の半導体装置の製造方法。
  5. 前記半導体基板の前記第１面とは反対側の第２の面の側に、トランジスタを含む素子を形成する工程をさらに含む、請求項２〜４にいずれか一項に記載の半導体装置の製造方法。
  6. 前記第３の領域を薄化する工程の前に、前記第３の領域以外の第４の領域上に、第１のマスクを形成する工程をさらに含む、請求項１〜５にいずれか一項に記載の半導体装置の製造方法。
  7. 前記第３の領域以外の第４の領域は、前記半導体基板の外縁に沿った外縁領域を含む、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記外縁領域は連続して延在する、請求項７に記載の半導体装置の製造方法。
  9. 前記第３の領域以外の第４の領域は、前記半導体基板をダイシング処理するためのダイシング領域を含む、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記第４の領域の一部は前記ダイシング領域に沿って延在する、請求項９に記載の半導体装置の製造方法。
  11. 前記ダイシング領域に沿って延在する前記第４領域の一部は格子状である、請求項１０に記載の半導体装置の製造方法。
  12. 前記ダイシング領域に沿って延在する前記第４領域の一部の幅は、前記ダイシング領域の幅よりも狭い、請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記半導体基板を切断する工程の前に、前記第１の領域上に、少なくとも１つの半導体チップを積層する工程をさらに含む、請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記第３の領域を薄化する工程の後に、前記半導体チップを積層する工程を行う、請求項１３に記載の半導体装置の製造方法。
  15. 前記半導体チップは貫通電極を有する、請求項１３又は１４に記載の半導体装置の製造方法。
  16. 前記半導体チップを積層する工程は、フリップチップボンディング装置を用いて、前記半導体基板を保持しながら行い、
    前記フリップチップボンディング装置のうち前記半導体基板を保持するステージは、前記半導体基板の薄化した形状に応じた形状を有する、請求項１〜１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記ステージは、前記第３の領域に嵌合する凸部を有する、請求項１６に記載の半導体装置の製造方法。
  18. 前記ステージは、前記第３の領域以外の第４の領域の少なくとも一部を嵌合する溝部を有する、請求項１６又は１７に記載の半導体装置の製造方法。
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